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公开(公告)号：CN110114878B
公开(公告)日：2021-12-21
申请号：CN201880005382.3
申请日：2018-05-24
Applicant: 长江存储科技有限责任公司
IPC: H01L27/1157 , H01L27/11578
Abstract: 公开了一种三维存储器器件的结构与方法。在一个示例中，存储器器件包括穿过交替导体/电介质堆叠而设置的多个垂直存储器串。各存储器串包括复合电介质层与隧穿式场效应晶体管的半导体层。隧穿式场效应晶体管的半导体层包括N型半导体层与P型半导体层。
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公开(公告)号：CN113051100A
公开(公告)日：2021-06-29
申请号：CN202110366221.0
申请日：2020-06-01
Applicant: 长江存储科技有限责任公司
Abstract: 本发明提供了一种闪存存储器及其错误比特计数检测系统，ECC控制模块将需要进行错误比特计数的逻辑块的逻辑地址发送至块标志电路，块标志电路对逻辑块的逻辑地址进行译码，获得与逻辑块的逻辑地址对应的物理地址，并将物理地址的地址标记信号发送至对应的错误比特模块，错误比特模块根据块标志电路发送的地址标记信号以及页缓存器输出的错误标记信号，对具有验证错误的存储单元进行计数，即本发明中按照ECC控制模块的逻辑块进行错误比特计数，提高了错误比特计数检测的准确性。
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公开(公告)号：CN111863088A
公开(公告)日：2020-10-30
申请号：CN202010772077.6
申请日：2020-08-04
Applicant: 长江存储科技有限责任公司
Abstract: 本申请提供一种信息译码方法、装置、电子设备及存储介质，获取page(页)的目标基础信息，并根据目标基础信息确定page的目标最低读取次数和目标LLR信息，根据目标最低读取次数来确定page所需读取次数，确定每次读取的cell(存储单元)的阈值电压所属电压区域并利用目标LLR(置信度)信息获得的cell的LLR值，进而求得page中每个cell的LLR均值，以对page中所有cell的LLR均值进行译码得到page的译码结果。本申请可以降低因随机电报噪声引起的cell的阈值电压波动，使得赋予cell的LLR值不准确，导致LDPC软译码效率低，LDPC软译码纠错能力受限的问题。
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公开(公告)号：CN110235111B
公开(公告)日：2020-06-26
申请号：CN201980000771.1
申请日：2019-04-30
Applicant: 长江存储科技有限责任公司
Abstract: 提供了一种包括闪存和闪存控制器的电子设备。闪存控制器耦合到闪存，并用于管理对闪存的数据存取。闪存控制器包括定时器、存储器和耦合到定时器和存储器的微控制器。定时器用于产生时钟中断。存储器用于在预定时间段内保持被编程到闪存中的数据的条目列表。在每个时钟中断时，微控制器用于写入被编程到闪存中的数据的条目以更新条目列表。
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公开(公告)号：CN110620568A
公开(公告)日：2019-12-27
申请号：CN201910877648.X
申请日：2019-09-17
Applicant: 长江存储科技有限责任公司
IPC: H03K3/017
Abstract: 本发明实施例提供了一种占空比校准装置及方法。其中，所述占空比校准装置包括：占空比检测电路，用于基于时钟信号，生成第一信号和第二信号；所述第一信号承载了所述时钟信号中高电平部分的信息；所述第二信号承载了所述时钟信号中低电平部分的信息；边沿检测电路，用于检测所述第一信号中的第一个变化边沿以及所述第二信号中的第一个变化边沿，得到检测结果；控制电路，用于基于得到的检测结果，生成第一控制信号；占空比调节电路，用于根据所述第一控制信号对所述时钟信号进行校准。如此，能够对高速时钟信号的校准进行快速响应，以实现对高速时钟信号的快速校准。
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Patent Agency Ranking
公开(公告)号：CN107562655B
公开(公告)日：2019-01-25
申请号：CN201710773983.6
申请日：2017-08-31
Applicant: 长江存储科技有限责任公司
IPC: G06F12/1036
Abstract: 本申请实施例公开了一种数据存储方法和装置，所述方法包括：获取非易失性存储器的第一存储空间的初始存储地址；从所述第一存储空间的初始存储地址开始计数并存储第一数据，每存储一个所述第一数据，均在存储该第一数据对应的存储地址上加1；所述第一存储空间的比特数大于所述第一数据的比特数；当计数达到预设次数时，将存储地址加预设数目，得到第二存储空间中的预设存储地址，以从所述第二存储空间中的预设存储地址开始计数并存储第二数据，第一存储空间中存储地址的标识和第二存储空间中存储地址的标识不同。
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公开(公告)号：CN108986865A
公开(公告)日：2018-12-11
申请号：CN201810711889.2
申请日：2018-06-29
Applicant: 长江存储科技有限责任公司
Abstract: 一种非易失性存储系统及其读取方法。非易失性存储系统可包括：存储单元阵列，具有多个存储单元；字线电压产生器，产生提供给存储单元的第一尝试读取电压和第二尝试读取电压，其中第一和第二尝试读取电压适于将处于最高态的存储单元按照阈值电压分为三个部分，第二尝试读取电压小于第一尝试读取电压；控制逻辑，确定处于最高态下的存储单元中，阈值电压高于第一尝试读取电压的第一部分存储单元的第一数量以及阈值电压介于第一和第二尝试读取电压之间的第二部分存储单元的第二数量；电压偏移确定模块，根据第一数量和第二数量确定对应最高态的第一阈值电压偏移量，以及根据第一阈值电压偏移量确定最高态以外的分布态的第二阈值电压偏移量。
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公开(公告)号：CN108831516A
公开(公告)日：2018-11-16
申请号：CN201810657590.3
申请日：2018-06-20
Applicant: 长江存储科技有限责任公司
Abstract: 本发明提供了一种闪存存储器控制方法及闪存存储器控制装置。所述闪存存储器控制方法，包括如下步骤：获取分组编程次数，所述分组编程次数是若干待编程存储单元在分组编程过程中组间混叠程度保持在分组容限内的最大编程次数；判断所述待编程存储单元的剩余编程次数是否小于或等于所述分组编程次数，若是，则将若干所述待编程存储单元根据编程速度的不同进行分组；开始进行分组编程。本发明在减小编程误码率的同时，也能有效的提高编程速度，确保了闪存存储器的性能。
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公开(公告)号：CN108899323B
公开(公告)日：2024-01-23
申请号：CN201811014617.3
申请日：2018-08-31
Applicant: 长江存储科技有限责任公司
Abstract: 本申请公开了一种半导体器件，该半导体器件中，其每个沟道孔内的第一掺杂类型材料层和第二掺杂类型材料层作为对应存储串的各个存储单元的源极和漏极，同一存储串内的各个存储单元均可以通过源极和漏极实现电路通路，因而，通过同一沟道孔内的源极和漏极能够将同一存储串内的各个存储单元形成并联结构。如此，在每个存储单元的栅极上施加较小的控制电压即可实现对存储单元的选通，而且，因同一存储串内的各个存储单元为并联结构。因而，该存储器的结构有利于降低存储器中的读取干扰、传输干扰和编辑干扰。此外，漏极与源极形成的PN结与电荷隧穿层可以零距离接触，从而减小了穿过PN结处的遂穿电流的衰减，进而提高了半导体器件的各种操作速率。
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公开(公告)号：CN113553213A
公开(公告)日：2021-10-26
申请号：CN202110795984.7
申请日：2021-07-14
Applicant: 长江存储科技有限责任公司
Abstract: 本申请提供了一种存储单元的数据读取方法、存储器、存储系统及存储介质，涉及半导体设计及制造领域，方法包括：在施加默认读电压的情况下，多次对处于高态的第一存储单元进行读取得到多个感测电压，其中高态为存储单元的阈值电压大于等于预设阈值的状态；将多个所述感测电压与预设的参考电压进行比较，以确定最终状态值；对所述第一存储单元施加所述最终状态值对应的读电压，以对所述第一存储单元进行读取。通过在片内选择性地进行读取，能够补偿部分或全部的阈值电压的偏移带来的影响，减少读取失败的次数，从而降低正确读取的时间，提高存储单元的数据读取效率。
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