基于连接带宽节制存储器即服务

    公开(公告)号:CN113906399B

    公开(公告)日:2024-05-24

    申请号:CN202080038839.8

    申请日:2020-04-22

    Abstract: 描述用于节制存储器即服务的网络通信的系统、方法和设备。举例来说,计算装置可通过出借方装置与所述计算装置之间的通信连接借用所述出借方装置的一定量的随机存取存储器。所述计算装置可将虚拟存储器分配到在所述计算装置中运行的应用程序,且将所述虚拟存储器的至少一部分配置为托管于由所述出借方装置借出给所述计算装置的所述量的存储器上。所述计算装置可根据存储在存储器区中的内容的关键度级别而在通过所述通信连接存取所述量的存储器时节制由所述存储器区使用的数据通信。

    用于向量的存储器内关联处理

    公开(公告)号:CN115729861A

    公开(公告)日:2023-03-03

    申请号:CN202211049741.X

    申请日:2022-08-30

    Abstract: 本申请案是针对用于向量的存储器内关联处理。装置可对第一向量的第一相连位集和第二向量的第一相连位集执行计算操作。所述第一相连位集可存储于存储器裸片的第一平面中,且所述计算操作可基于用于所述计算操作的真值表。所述装置可对所述第一向量的第二相连位集和所述第二向量的第二相连位集执行第二计算操作。所述第二相连位集可存储于所述存储器裸片的第二平面中且所述计算操作基于用于所述计算操作的所述真值表。

    可编程元数据
    34.
    发明公开
    可编程元数据 审中-实审

    公开(公告)号:CN115599708A

    公开(公告)日:2023-01-13

    申请号:CN202210797184.3

    申请日:2022-07-06

    Abstract: 本申请案涉及用于存储器的一或多个系统且更明确来说涉及可编程元数据。一种方法可包含接收指示用于存储元数据的存储器装置处的所述元数据的状态的转变的一组规则的信令。所述存储器装置可在接收到所述一组规则之后从主机装置接收与一组数据相关联的命令。所述存储器装置可部分基于所述一组规则及所述命令将与存储于所述存储器装置处的所述一组数据相关联的元数据从第一状态转变到第二状态。所述存储器装置可执行从所述主机装置接收到的所述命令。

    加载命令的生存时间
    35.
    发明公开

    公开(公告)号:CN114631076A

    公开(公告)日:2022-06-14

    申请号:CN202080076488.X

    申请日:2020-11-10

    Abstract: 本发明涉及一种存储器子系统,其经配置以响应于来自处理器的加载命令的生存时间要求。举例来说,由处理器(例如,SoC)发出的加载命令可包含任选生存时间参数或与任选生存时间参数相关联。所述参数要求所述存储器地址处的数据在由所述生存时间参数指定的时间内可用。当所请求数据当前在较低速存储器(例如,NAND快闪)中且在较高速存储器(例如,DRAM、NVRAM)中不可用时,所述存储器子系统可确定无法以所述指定时间使所述数据可用且任选地跳过所述操作并立即传回错误响应。

    用于数据移动的可编程引擎
    36.
    发明公开

    公开(公告)号:CN114521250A

    公开(公告)日:2022-05-20

    申请号:CN202080064772.5

    申请日:2020-09-09

    Abstract: 一种存储器芯片具有经配置以存储从微芯片传输的程序数据的预定义存储器区。所述存储器芯片还具有可编程引擎,所述可编程引擎经配置以促进对第二存储器芯片进行存取以根据存储在所述预定义存储器区中的程序数据从所述第二存储器芯片读取数据以及将数据写入到所述第二存储器芯片。所述预定义存储器区可包含被配置为用于所述可编程引擎的命令队列的部分,且所述可编程引擎可经配置以促进根据所述命令队列对所述第二存储器芯片进行存取。

    时空积和熔加以及相关系统、方法和装置

    公开(公告)号:CN114514502A

    公开(公告)日:2022-05-17

    申请号:CN202080069213.3

    申请日:2020-08-05

    Abstract: 描述了操作存储器系统的系统、设备和方法。还描述了存储器中处理使能存储器装置,以及在所述存储器中处理使能存储器装置内执行积和熔加操作的方法。存储在一或多个存储器阵列的一或多个部分处的位的位位置可以通过激活相同或不同的存取线经由数据线来进行存取。可以临时形成并测量操作性地耦接到数据线的读出电路以确定数据线的所存取的位位置的状态(例如,为逻辑“1”的位的数量的计数),并且状态信息可以用于确定计算结果。

    具有集成数据移动器的存储器芯片

    公开(公告)号:CN114402307A

    公开(公告)日:2022-04-26

    申请号:CN202080064473.1

    申请日:2020-09-09

    Abstract: 一种存储器芯片,其具有第一引脚集合,所述第一引脚集合被配置成允许所述存储器芯片经由第一布线耦合到第一微芯片或装置。所述存储器芯片还具有第二引脚集合,所述第二引脚集合被配置成允许所述存储器芯片经由与所述第一布线分开的第二布线耦合到第二微芯片或装置。所述存储器芯片还具有数据移动器,所述数据移动器被配置成便于经由所述第二引脚集合存取所述第二微芯片或装置以从所述第二微芯片或装置读取数据并且将数据写入到所述第二微芯片或装置中。此外,一种系统,其具有所述存储器芯片、所述第一微芯片或装置以及所述第二微芯片或装置。

    用于执行存储器内处理操作的方法及相关存储器装置和系统

    公开(公告)号:CN114341802A

    公开(公告)日:2022-04-12

    申请号:CN202080061754.1

    申请日:2020-08-24

    Abstract: 描述了用于存储器内或近存储器处理的方法、设备和系统。可在不涉及单独处理单元的情况下在存储器装置的逻辑中提取并处理位串(例如,向量)。可在单个时钟循环序列期间对以位并行方式存储的数字执行运算(例如,算术运算)。因此,可在单遍次中执行算术,因为数字为所提取的两个或多于两个位串中的位且不具有所述数字的中间存储。可从一或多个位线提取(例如,识别、发射、接收)向量。存储器阵列的寄存器可用于写入(例如,存储或临时存储)结果或促进算术运算的辅助位(例如,进位位或进位标志)。接近、邻近或在所述存储器阵列下方的电路系统可采用XOR或AND(或其它)逻辑来对所述数据进行提取、组织或运算。

    具有特征混淆的机器学习
    40.
    发明公开

    公开(公告)号:CN114207637A

    公开(公告)日:2022-03-18

    申请号:CN202080056514.2

    申请日:2020-08-13

    Abstract: 一种具有多个装置的系统,所述装置可托管人工神经网络(ANN)的不同版本。在所述系统中,可混淆所述ANN的输入,以在第一计算装置处集中训练所述ANN的主版本。所述系统中的第二计算装置包含存储器,所述存储器存储所述ANN的本地版本及用于输入到所述本地版本中的用户数据。所述第二计算装置包含处理器,所述处理器从所述用户数据提取特征及混淆所述所提取特征以生成混淆的用户数据。所述第二装置包含传输所述混淆的用户数据的收发器。所述第一计算装置包含:存储器,其存储所述ANN的所述主版本;收发器,其接收从所述第二计算装置传输的混淆的用户数据;及处理器,其使用机器学习基于所述所接收的混淆用户数据训练所述主版本。

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