公开(公告)号：CN102089878A

公开(公告)日：2011-06-08

申请号：CN200980126764.2

申请日：2009-07-01

Applicant: 株式会社东芝

Inventor： 福住嘉晃 ,  田中启安 ,  小森阳介 ,  石月惠 ,  鬼头杰 ,  青地英明 ,  胜又竜太 ,  木藤大

IPC: H01L21/8247 ,  H01L27/115 ,  H01L29/788 ,  H01L29/792

CPC classification number: H01L29/7926 ,  G11C16/0466 ,  H01L27/11565 ,  H01L27/11578 ,  H01L27/11582

Abstract: 本发明提供了一种具有高可靠性电荷存储层的非易失性半导体存储器器件。多个绝缘薄膜和多个电极薄膜14被交替堆叠在衬底11上，并在其上设置了沿X方向延伸的多个选择栅电极17和沿Y方向延伸的多个位线BL。提供U形硅构件33，每一个构件均由穿过电极薄膜14和选择栅电极17、其上端连接到位线BL的多个硅柱31和连接置于对角位置的一对硅柱31的下部的连接构件32构成。每一层的电极薄膜14被针对各选择栅电极17划分。通过连接构件32相互连接的一对硅柱31穿过不同的电极薄膜14和不同的选择栅电极17。共同连接到一个位线BL的所有的U形硅构件33被共同连接到另一位线BL。

公开(公告)号：CN101911287A

公开(公告)日：2010-12-08

申请号：CN200880122659.7

申请日：2008-12-25

Applicant: 株式会社东芝

Inventor： 国谷卓司 ,  小森阳介 ,  胜又龙太 ,  福住嘉晃 ,  鬼头杰 ,  木藤大 ,  田中启安 ,  石月惠 ,  青地英明

IPC: H01L21/8247 ,  H01L27/115 ,  H01L29/788 ,  H01L29/792

CPC classification number: H01L29/792 ,  H01L27/115 ,  H01L27/11556 ,  H01L27/11568 ,  H01L29/66833 ,  H01L29/7926

Abstract: 通过在硅衬底上交替地层叠多个介电膜和电极膜形成层叠体。接下来，在层叠体中形成沿层叠方向延伸的通孔。接下来，执行选择性氮化处理，从而在通孔的内表面的与电极膜对应的区域中选择性地形成由氮化硅制成的电荷层。接下来，执行高压氧化处理，从而在电荷层和电极膜之间形成由氧化硅制成的阻止层。接下来，在通孔的内侧表面上形成由氧化硅制成的隧道层。由此，可制造出其中电荷层被分割用于每个电极膜的闪速存储器。

公开(公告)号：CN1542844B

公开(公告)日：2010-06-09

申请号：CN200410031545.5

申请日：2004-03-24

Applicant: 株式会社东芝

Inventor： 福住嘉晃

IPC: G11C11/15 ,  H01L21/00

CPC classification number: H01L43/12 ,  B82Y10/00 ,  H01L27/228

Abstract: 本发明公开了一种半导体存储装置，包括：存储单元、侧壁绝缘膜和层间绝缘膜。存储单元具有第一强磁性膜、形成在第一强磁性膜上的隧道阻碍膜和形成在隧道阻碍膜上的第二强磁性膜。至少包围第二强磁性膜的侧面来形成侧壁绝缘膜。覆盖存储单元和侧壁绝缘膜而形成层间绝缘膜。

公开(公告)号：CN100550392C

公开(公告)日：2009-10-14

申请号：CN200710088470.8

申请日：2007-03-27

Applicant: 株式会社东芝

Inventor： 鬼头杰 ,  青地英明 ,  胜又龙太 ,  仁田山晃宽 ,  木藤大 ,  田中启安 ,  福住嘉晃 ,  松岡泰之 ,  佐藤充

IPC: H01L27/115 ,  H01L23/522 ,  H01L29/49 ,  H01L21/8247 ,  H01L21/768 ,  H01L21/28

CPC classification number: H01L27/11582 ,  G11C16/0483 ,  H01L21/8221 ,  H01L27/0688 ,  H01L27/105 ,  H01L27/115 ,  H01L27/11556 ,  H01L27/11573 ,  H01L27/11578

Abstract: 提出了一种具有新结构所述的非易失性半导体存储器件，其中存储单元以三维状态层叠，从而可以减小芯片面积。本发明的非易失性半导体存储器件是具有多个存储串的非易失性半导体存储器件，其中多个电可编程存储单元串联连接。该存储串包括柱状半导体；形成在该柱状半导体周围的第一绝缘膜；形成在该第一绝缘膜周围的电荷存储层；形成在该电荷存储层周围的第二绝缘膜；以及形成在该第二绝缘膜周围的第一至第n电极(n是不小于2的自然数)。其中该存储串的第一至第n电极以及其它存储串的第一至第n电极分别形成以二维状态伸展的第一至第n导体层。

公开(公告)号：CN101154667A

公开(公告)日：2008-04-02

申请号：CN200710161603.X

申请日：2007-09-27

Applicant: 株式会社东芝

Inventor： 青地英明 ,  福住嘉晃

IPC: H01L27/115 ,  G11C13/00

CPC classification number: G11C13/0011 ,  G11C13/0004 ,  G11C13/0007 ,  G11C2213/31 ,  G11C2213/32 ,  G11C2213/72 ,  H01L27/2409 ,  H01L27/2463 ,  H01L27/2472 ,  H01L45/04 ,  H01L45/06 ,  H01L45/085 ,  H01L45/1233 ,  H01L45/142 ,  H01L45/144 ,  H01L45/146

Abstract: 一种半导体存储器设备，包括按矩阵排列的第一和第二连线以及存储器单元，所述存储器单元被提供于所述第一和第二连线的交点处，并且包含在所述第一和第二连线之间以级联布置方式彼此连接的电阻变化元件和离子导体元件。

公开(公告)号：CN101055875A

公开(公告)日：2007-10-17

申请号：CN200710088470.8

申请日：2007-03-27

Applicant: 株式会社东芝

Inventor： 鬼头杰 ,  青地英明 ,  胜又龙太 ,  仁田山晃宽 ,  木藤大 ,  田中启安 ,  福住嘉晃 ,  松岡泰之 ,  佐藤充

IPC: H01L27/115 ,  H01L23/522 ,  H01L29/49 ,  H01L21/8247 ,  H01L21/768 ,  H01L21/28

CPC classification number: H01L27/11582 ,  G11C16/0483 ,  H01L21/8221 ,  H01L27/0688 ,  H01L27/105 ,  H01L27/115 ,  H01L27/11556 ,  H01L27/11573 ,  H01L27/11578

Abstract: 提出了一种具有新结构所述的非易失性半导体存储器件，其中存储单元以三维状态层叠，从而可以减小芯片面积。本发明的非易失性半导体存储器件是具有多个存储串的非易失性半导体存储器件，其中多个电可编程存储单元串联连接。该存储串包括柱状半导体；形成在该柱状半导体周围的第一绝缘膜；形成在该第一绝缘膜周围的电荷存储层；形成在该电荷存储层周围的第二绝缘膜；以及形成在该第二绝缘膜周围的第一至第n电极(n是不小于2的自然数)。其中该存储串的第一至第n电极以及其它存储串的第一至第n电极分别形成以二维状态伸展的第一至第n导体层。