公开(公告)号：CN108028282B

公开(公告)日：2021-06-15

申请号：CN201680050672.0

申请日：2016-09-08

Applicant: 富士电机株式会社

Inventor： 岩谷将伸 ,  木下明将 ,  原田信介 ,  田中保宣

IPC: H01L29/78 ,  H01L21/336 ,  H01L29/06 ,  H01L29/12

Abstract: 在碳化硅半导体基体的第一主面侧形成沟槽(16)，在碳化硅半导体基体的第一主面侧堆积n型碳化硅外延生长层(2)，在n型碳化硅外延生长层的表面设有n型高浓度区域(5)。另外，在n型碳化硅外延生长层(2)的表面选择性地设置第一p型基区(3)和第二p+型基区(4)，第二p+型基区(4)形成在沟槽(16)的底部。另外，n型高浓度区域(5)的深度比第一p型基区(3)和第二p+型基区(4)的深度深。由此，能够以简单的方法缓和沟槽底部的栅绝缘膜的电场强度，确保有源部的耐电压的同时使导通电阻下降。

公开(公告)号：CN104321875B

公开(公告)日：2017-05-24

申请号：CN201380018020.5

申请日：2013-03-14

Applicant: 富士电机株式会社

Inventor： 岩室宪幸 ,  原田信介 ,  星保幸 ,  原田祐一

IPC: H01L29/78 ,  H01L21/28 ,  H01L21/336 ,  H01L29/12 ,  H01L29/47 ,  H01L29/872

Abstract: 纵型高耐压半导体装置具有：第1导电型的半导体基板(1)；形成在半导体基板(1)上且浓度比半导体基板(1)低的第1导电型半导体层(2)；选择性地形成于第1导电型半导体层(2)的表面且高浓度的第2导电型半导体层(3)；在第1导电型半导体层(2)及第2导电型半导体层(3)上形成的第2导电型且低浓度的基底层(4)；和选择性地形成于该基底层(4)的表面层的第1导电型源极区域(7)。在元件周边部，删除第2导电型半导体层(3)的一部分之后，在浓度比半导体基板(1)低的第1导电型半导体层(2)的表面上形成多个低浓度的第2导电型层(11、12)，以作为最内周的该第2导电型层(11)不与第2导电型半导体层(3)及基底层(4)接触的方式进行了配置。由此，与半导体基板的结晶面方位无关地保持了足够的元件耐压特性，且能够以低导通电阻改善击穿耐量。

公开(公告)号：CN105765698A

公开(公告)日：2016-07-13

申请号：CN201480061687.8

申请日：2014-11-12

Applicant: 富士电机株式会社

Inventor： 大濑直之 ,  今井文一 ,  中嶋经宏 ,  福田宪司 ,  原田信介 ,  岡本光央

IPC: H01L21/28 ,  H01L21/265 ,  H01L21/329 ,  H01L29/47 ,  H01L29/872

Abstract: 在n型SiC基板(1)的背面形成欧姆电极(8)时，通过离子注入在n型外延基板的背面的表面层形成n+型半导体区(7)。在该离子注入中，以30keV以上且150keV以下的范围的加速能量注入n型杂质，以使n+型半导体区(7)的杂质浓度成为1×1019/cm3以上且8×1020/cm3以下，优选成为4×1020/cm3以下，且使n+型半导体区(7)的厚度成为200nm以下的程度。然后，在n+型半导体区(7)的表面依次形成镍层和钛层，并通过热处理对镍层进行硅化而形成由硅化镍构成的欧姆电极(8)。据此，能够抑制背面电极剥离，并能够形成具有良好的特性的背面电极。

公开(公告)号：CN104321875A

公开(公告)日：2015-01-28

申请号：CN201380018020.5

申请日：2013-03-14

Applicant: 富士电机株式会社

Inventor： 岩室宪幸 ,  原田信介 ,  星保幸 ,  原田祐一

IPC: H01L29/78 ,  H01L21/28 ,  H01L21/336 ,  H01L29/12 ,  H01L29/47 ,  H01L29/872

Abstract: 纵型高耐压半导体装置具有：第1导电型的半导体基板(1)；形成在半导体基板(1)上且浓度比半导体基板(1)低的第1导电型半导体层(2)；选择性地形成于第1导电型半导体层(2)的表面且高浓度的第2导电型半导体层(3)；在第1导电型半导体层(2)及第2导电型半导体层(3)上形成的第2导电型且低浓度的基底层(4)；和选择性地形成于该基底层(4)的表面层的第1导电型源极区域(7)。在元件周边部，删除第2导电型半导体层(3)的一部分之后，在浓度比半导体基板(1)低的第1导电型半导体层(2)的表面上形成多个低浓度的第2导电型层(11、12)，以作为最内周的该第2导电型层(11)不与第2导电型半导体层(3)及基底层(4)接触的方式进行了配置。由此，与半导体基板的结晶面方位无关地保持了足够的元件耐压特性，且能够以低导通电阻改善击穿耐量。

公开(公告)号：CN104303312A

公开(公告)日：2015-01-21

申请号：CN201380022008.1

申请日：2013-03-14

Applicant: 富士电机株式会社

Inventor： 田中敦之 ,  岩室宪幸 ,  原田信介

IPC: H01L29/78 ,  H01L21/336 ,  H01L29/12

CPC classification number: H01L29/7802 ,  H01L21/02529 ,  H01L21/046 ,  H01L29/045 ,  H01L29/0696 ,  H01L29/1095 ,  H01L29/1608 ,  H01L29/66068 ,  H01L29/66333 ,  H01L29/66712 ,  H01L29/7395

Abstract: 本发明提供一种即使在施加高电压时也不会产生栅极氧化膜击穿和可靠性变差、且能够具有低通态电阻的立式SiC-MOSFET和IGBT以及它们的制造方法。在立式MOSFET中，代替阱区(6)，而将半导体层(3)和基极层(4)键合，以作为键合部而包含距相对置的全部的源极区域的中心最远且等距离、并且距源极区域的与中心最远离的端部最近且等距离的点。

公开(公告)号：CN104303311A

公开(公告)日：2015-01-21

申请号：CN201380018019.2

申请日：2013-03-29

Applicant: 富士电机株式会社

Inventor： 岩室宪幸 ,  原田信介 ,  星保幸 ,  原田祐一

IPC: H01L29/78 ,  H01L21/336 ,  H01L29/12

CPC classification number: H01L29/0634 ,  H01L21/046 ,  H01L29/045 ,  H01L29/0696 ,  H01L29/1095 ,  H01L29/1608 ,  H01L29/66068 ,  H01L29/66333 ,  H01L29/7395 ,  H01L29/7802 ,  H01L29/06 ,  H01L29/0615 ,  H01L29/78

Abstract: 碳化硅纵型MOSFET具有：第1导电型的N反转层(6)，在第2半导体层基底层以外的表面层上所形成，该第2半导体层基底层在形成于基板的表面上的低浓度层上选择性地形成；栅电极层，被第1导电型的源极区域和第1导电型的N反转层(6)夹持，第2导电型的第3半导体层的表面露出部上的至少一部分，隔着栅极绝缘膜而形成；和源电极，在源极区域与第3半导体层的表面上共同接触，在N反转层(6)下的区域结合第2导电型半导体层的一部分。由此，利用将SiC等作为半导体材料的纵型SiC-MOSFET的低导通电阻，并且即使在施加高电压时也能防止形成栅电极的氧化膜的击穿，并能够提高可靠性。