公开(公告)号：CN115207113A

公开(公告)日：2022-10-18

申请号：CN202210186669.9

申请日：2022-02-28

Applicant: 富士电机株式会社

Inventor： 佐藤茂树 ,  吉田崇一 ,  旭兴治 ,  百田圣自

IPC: H01L29/739 ,  H01L29/423

Abstract: 本发明提供一种半导体装置，其具备：预先设定的第一沟槽长度的第一沟槽部；第二沟槽长度的第二沟槽部，所述第二沟槽长度比第一沟槽长度长；第一栅极布线部，其与第一沟槽部的端部电连接；以及第二栅极布线部，其与第一栅极布线部电连接，并且与第二沟槽部的端部电连接，第一栅极布线部的每单位长度的电阻率大于第二栅极布线部的每单位长度的电阻率。

公开(公告)号：CN115116873A

公开(公告)日：2022-09-27

申请号：CN202210079478.2

申请日：2022-01-24

Applicant: 富士电机株式会社

Inventor： 庄司敦 ,  吉田崇一

IPC: H01L21/66 ,  H01L21/324 ,  H01L21/331 ,  H01L21/336 ,  G01R31/26

Abstract: 存在半导体装置的阈值电压偏离设计值的情况。本发明提供一种半导体装置的制造方法及半导体装置的测试方法，所述制造方法包括：元件形成工序，在半导体基板形成半导体元件，并在半导体基板的上方形成金属电极；镀覆工序，对金属电极进行镀覆；退火工序，对半导体基板进行退火；电压施加工序，在退火工序之后，将与栅极绝缘膜的厚度相应的电压施加于栅极绝缘膜；判定工序，在电压施加工序之后，测定半导体元件的阈值电压，并基于测定结果判定半导体元件是否合格。

公开(公告)号：CN109314134B

公开(公告)日：2021-11-05

申请号：CN201780033306.9

申请日：2017-12-15

Applicant: 富士电机株式会社

Inventor： 吉田崇一

IPC: H01L29/739 ,  H01L21/322 ,  H01L21/336 ,  H01L21/8234 ,  H01L27/06 ,  H01L27/088 ,  H01L29/06 ,  H01L29/78 ,  H01L29/861 ,  H01L29/868

Abstract: 提供一种半导体装置，具备：半导体基板；晶体管部，其设置于半导体基板，且在半导体基板的上表面侧具有第一导电型的发射区，在半导体基板的下表面侧具有第二导电型的集电区；二极管部，其设置于半导体基板，且在半导体基板的下表面侧具有第一导电型的阴极区；边界部，其在半导体基板设置于晶体管部与二极管部之间，在半导体基板的上表面侧不具有发射区，在半导体基板的背面侧具有集电区，晶体管部具有一个以上的栅极沟槽部，所述栅极沟槽部从半导体基板的上表面起设置到比发射区深的位置为止，且被施加栅极电位，在二极管部和边界部的一部分区域，在半导体基板的上表面侧设置有上表面侧寿命减少区，在与半导体基板的上表面平行的面的与晶体管部的栅极沟槽部重叠的区域，未设置上表面侧寿命减少区。

公开(公告)号：CN109478570B

公开(公告)日：2021-08-31

申请号：CN201880002921.8

申请日：2018-02-15

Applicant: 富士电机株式会社

Inventor： 吉田崇一 ,  宫田大嗣

IPC: H01L29/78 ,  H01L29/861 ,  H01L29/868 ,  H01L21/336 ,  H01L29/739

Abstract: 由于掩模下垂或掩模图案的错位，存在在半导体基板的表面露出的P型区域变为N型区域的情况。本发明提供具有半导体基板的半导体装置。半导体基板包含晶体管区，晶体管区具备漂移区、多个沟槽部、多个发射区和多个接触区、以及积累区，该积累区在深度方向上设置于漂移区与多个发射区之间并具有比漂移区高的第一导电型的掺杂浓度，多个接触区中的在与第一方向平行的方向上位于最外侧的第一最外接触区在第一方向上的长度比多个接触区中的除第一最外接触区以外的一个接触区长，积累区在第一最外接触区的下方终止。

公开(公告)号：CN112823414A

公开(公告)日：2021-05-18

申请号：CN202080005494.6

申请日：2020-02-20

Applicant: 富士电机株式会社

Inventor： 吉田崇一

IPC: H01L21/8234 ,  H01L27/06 ,  H01L29/06 ,  H01L29/78 ,  H01L29/739 ,  H01L21/336

Abstract: 提供一种半导体装置，其具备半导体基板和设置在半导体基板的上表面的上方的发射电极，半导体基板具有：第一导电型的漂移区；第二导电型的基区，其设置在漂移区与半导体基板的上表面之间；第二导电型的接触区，其设置在基区与半导体基板的上表面之间，并且掺杂浓度高于基区的掺杂浓度；沟槽接触部，其连接于发射电极，并且以贯穿接触区的方式设置，且为导电材料；以及第二导电型的高浓度插塞区，其与沟槽接触部的底部接触地设置，并且掺杂浓度高于接触区的掺杂浓度。

公开(公告)号：CN112470291A

公开(公告)日：2021-03-09

申请号：CN201980049489.2

申请日：2019-12-03

Applicant: 富士电机株式会社

Inventor： 庄司敦 ,  吉田崇一

IPC: H01L29/78 ,  H01L29/12 ,  H01L29/739

Abstract: 降低半导体装置的制造成本。提供半导体装置，其具备：半导体基板；有源部，其设置于半导体基板；第一阱区以及第二阱区，其设置于半导体基板，并且第一阱区以及第二阱区在俯视时夹着有源部地配置；发射电极，其配置于有源部的上方；以及焊盘，其配置于第一阱区的上方，并与发射电极分离，并且在第二阱区的上方，配置有发射电极。还具备周边阱区，其在俯视时包围有源部地配置，第一阱区以及第二阱区相比于周边阱区可以向有源部的中央侧突出。

公开(公告)号：CN107534042B

公开(公告)日：2020-10-27

申请号：CN201680024918.7

申请日：2016-06-10

Applicant: 富士电机株式会社 ,  株式会社电装

Inventor： 吉田崇一 ,  田村正树 ,  河野宪司 ,  田边広光

IPC: H01L27/04 ,  H01L21/329 ,  H01L21/336 ,  H01L21/8234 ,  H01L27/06 ,  H01L27/088 ,  H01L29/739 ,  H01L29/78 ,  H01L29/861 ,  H01L29/868

Abstract: 在n‑半导体基板的正面侧，从IGBT部(21)遍及FWD部(22)设有p基层(2)，由沟槽(3)、栅氧化膜(4)和栅电极(5)构成的沟槽栅，以及发射电极(8)。被夹在相邻的沟槽(3)之间的p基层(2)中的具有n+发射区(6)的p基层(2)为IGBT发射极部(31)，不具有n+发射区(6)的p基层(2)为FWD阳极部(32)。n+阴极区(12)的短边方向宽度L12比FWD阳极部(32)的短边方向宽度L32窄。FWD阳极部(32)的短边方向宽度L32与n+阴极区(12)的短边方向宽度L12的差值ΔL1为50μm以上。由此，能够提供减小正向压降，并且抑制反向恢复时的波形振动，且具有软恢复特性的半导体装置。

公开(公告)号：CN110692140A

公开(公告)日：2020-01-14

申请号：CN201880036426.9

申请日：2018-10-05

Applicant: 富士电机株式会社

Inventor： 小幡智幸 ,  吉田崇一 ,  今川铁太郎 ,  百田圣自

IPC: H01L29/78 ,  H01L21/336 ,  H01L21/8234 ,  H01L27/06 ,  H01L29/06 ,  H01L29/12 ,  H01L29/739 ,  H01L29/861 ,  H01L29/868

Abstract: 提供一种半导体装置，其是具有晶体管部和二极管部的半导体装置，该半导体装置具备：栅极金属层，其设置于半导体基板的上表面的上方；发射电极，其设置于半导体基板的上表面的上方；第一导电型的发射区，其在晶体管部设置于半导体基板的上表面侧；栅极沟槽部，其在晶体管部设置于半导体基板的上表面侧，与栅极金属层电连接并且与发射区接触；发射极沟槽部，其在二极管部设置于半导体基板的上表面侧，并与发射电极电连接；以及虚设沟槽部，其设置于半导体基板的上表面侧，与栅极金属层电连接并且不与发射区接触。

公开(公告)号：CN106463504B

公开(公告)日：2019-11-29

申请号：CN201580021975.5

申请日：2015-11-11

Applicant: 富士电机株式会社

Inventor： 吉田崇一 ,  宫田大嗣

IPC: H01L27/04 ,  H01L21/28 ,  H01L21/336 ,  H01L29/739 ,  H01L29/78 ,  H01L29/861 ,  H01L29/868

Abstract: 在IGBT部(21)中，发射电极(8)通过埋入到第1接触孔(9a)的接触插塞(14)与n+型发射区(6)和p+型接触区(7)电连接。p型基区(2)、沟槽(3)、发射电极(8)和层间绝缘膜(9)从IGBT部(21)起遍及FWD部(22)而设置。在FWD部(22)中，发射电极(8)被埋入到第2接触孔(9b)并与p型基区(2)直接连接。FWD部(22)的沟槽(3)的间距W(12)大于IGBT部(21)的沟槽(3)的间距(W11)。第2接触孔(9b)的宽度(W22)大于第1接触孔(9a)的宽度(W21)。由此，在谋求微细化的沟槽栅型的RC‑IGBT中能够实现良好的二极管特性。

公开(公告)号：CN107251205A

公开(公告)日：2017-10-13

申请号：CN201680012544.7

申请日：2016-06-10

Applicant: 富士电机株式会社 ,  株式会社电装

Inventor： 吉田崇一 ,  野口晴司 ,  河野宪司 ,  田边広光

IPC: H01L21/336 ,  H01L21/322 ,  H01L21/329 ,  H01L21/8234 ,  H01L27/04 ,  H01L27/06 ,  H01L27/088 ,  H01L29/739 ,  H01L29/78 ,  H01L29/861 ,  H01L29/868

Abstract: 本发明提供半导体装置和半导体装置的制造方法，在成为n－型漂移层(1)的n－型半导体基板的正面形成FS结构的RC‑IGBT的正面元件结构。接着，在n－型半导体基板的背面形成p+型集电区(10)、n+型阴极区(11)和n+型FS层(12)。n+型FS层(12)使用硒而形成。接着，从n－型半导体基板的背面照射轻离子，并且在n－型漂移层(1)的内部形成第一低寿命区域(31)。接着，从n－型半导体基板的背面照射轻离子，并且在n+型FS层(12)的内部形成第二低寿命区域(32)。接着，利用退火处理，降低n+型FS层(12)内部的结晶缺陷的缺陷密度。由此，能够抑制漏电流的增加、降低电损耗，并且提高合格率。