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公开(公告)号：CN119311635B
公开(公告)日：2025-03-18
申请号：CN202411864014.8
申请日：2024-12-18
Applicant: 安徽大学
IPC: G06F15/78
Abstract: 本发明涉及集成电路设计技术领域，更具体的，涉及一种10T1C‑SRAM存内计算单元及存算电路。本发明在经典的6T‑SRAM的基础上增设了4个NMOS晶体管N4~N7和1个电容C，设计出一种新的10T1C‑SRAM存内计算单元，其继承了6T‑SRAM的数据存储及读写功能，又可以利用N4、N5、N6、N7和C构成计算部来实现存内AND计算和存内XNOR计算。本发明还基于新设计的10T1C‑SRAM存内计算单元，构建出存内计算电路，还可以进行存内1b‑AND MAC计算和存内BNN计算，功能性强、灵活性大。
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公开(公告)号：CN114496026B
公开(公告)日：2025-02-14
申请号：CN202210081248.X
申请日：2022-01-24
Applicant: 安徽大学 , 合肥市微电子研究院有限公司 , 合肥海图微电子有限公司
IPC: G11C11/413 , G11C8/14 , G11C7/18 , G11C5/14
Abstract: 本发明公开了一种基于极性加固技术的抗辐照SRAM存储电路，包括八个NMOS晶体管和六个PMOS晶体管，PMOS晶体管P3和P4交叉耦合，NMOS晶体管N3、N4和PMOS晶体管P1、P2作为上拉管，NMOS晶体管N1、N2、N5、N6作为下拉管；两个主存储节点Q与QN通过NMOS晶体管N8与N7分别与位线BL和BLB相连，两个冗余存储节点S1与S0通过PMOS晶体管P6与P5分别与位线BL和BLB相连，NMOS晶体管N7、N8由字线WL控制，PMOS晶体管P5、P6由字线WLB控制。上述电路能够提高SRAM存储单元的稳定性，并提高单元抗单粒子翻转能力。
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公开(公告)号：CN119316742A
公开(公告)日：2025-01-14
申请号：CN202411485732.4
申请日：2024-10-23
Applicant: 安徽大学
IPC: H04N25/772 , H04N25/78
Abstract: 本发明涉及CMOS图像传感器设计技术领域，具体涉及用于CIS的两步式差分全并行ADC电路、模块。本发明提供了用于CIS的两步式差分全并行ADC电路，包括：粗量化发生部、细量化发生部、比较器部、存储电容部、量化开关部、逻辑控制部、信号处理部、计数器部、加法器部。本发明采用两步式列级差分全并行处理，将11bit量化过程分解成并行的5bit粗量化和6bit细量化，能够有效缩短整体的量化时间，提高ADC的数据量化速率。本发明解决了传统SS ADC量化时间长、转换速度低从而限制CMOS图像传感器帧频的问题。
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公开(公告)号：CN119299881A
公开(公告)日：2025-01-10
申请号：CN202411814242.4
申请日：2024-12-11
Applicant: 安徽大学
IPC: H04N25/78 , H04N25/616 , H04N25/709 , H04N25/571
Abstract: 本发明属于集成电路领域，具体涉及一种全局同步及局部异步的单斜ADC及CMOS图像传感器。其包括：时序控制电路、动态斜坡发生器、行判断模块、列读出电路和列判断模块。时序控制电路用于使得各像素单元在量化过程中的总转换时间保持一致。行判断模块用于确定自适应斜坡的摆幅范围；列读出电路结合各个阶段的量化结果生成最终的像素值；列判断模块用于在像素多采样量化阶段根据各个像素单元的全量程量化结果生成控制动态斜坡发生器和列读出电路的使能信号，必要时将电路关闭，以降低整体电路的功耗。本发明解决了现有的单斜ADC采用自适应相关多采样机制的情况下仍然存在的整体帧率差异较大的问题。
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公开(公告)号：CN119172653A
公开(公告)日：2024-12-20
申请号：CN202411451291.6
申请日：2024-10-17
Applicant: 安徽大学
IPC: H04N25/76 , H04N25/772 , H04N25/571
Abstract: 本发明属于CMOS器件领域，具体涉及一种基于前瞻自适应CMS技术的单斜ADC及CIS芯片。其包括连接在像素阵列中每一列上的各个CMS量化模块以及一个动态斜坡生成模块；CMS量化模块包括比较器、计数器、列级判断模块和加减法器。动态斜坡生成模块包括斜坡发生器、斜坡调制模块和全局判断模块。斜坡发生器用于根据接收到的调制信号生成一个对应标准斜坡、全量程斜坡或自适应斜坡的斜坡信号，并发送到对应行的比较器中。全局判断模块用于识别同一行像素单元初级量化结果的最大值和最小值，进而确定次级量化中自适应性斜坡的摆幅区间。斜坡调制模块用于输出能够产生三类斜坡的调制信号。本发明克服了现有单斜ADC难以同时兼顾量化精度和量化时间的问题。
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Patent Agency Ranking
公开(公告)号：CN119091943A
公开(公告)日：2024-12-06
申请号：CN202411210019.9
申请日：2024-08-30
Applicant: 安徽大学
IPC: G11C11/412 , H10B10/00 , G11C11/418 , G11C11/419 , G11C15/04
Abstract: 本发明属于集成电路技术领域，具体涉及一种10T‑SRAM单元、双通道读与内容寻址的逻辑电路及其芯片。10T‑SRAM单元由P1～P2和N1～N8构成。其中，P1、P2、N1～N4构成6T存储单元，剩余器件构成配置电路。N5和N6的栅极分别连接在6T存储单元中的存储节点Q和QB上；N7和N8的栅极分别接控制信号SL和SR；N5的漏极与N7的源极相连；N8的源极与N6的漏极相连；N5、N6的源极连接在传递信号线TL上，N7、N8的漏极连接在标志信号线ML上。将多个10T‑SRAM阵列排布，同行中相邻单元的TL和ML相连则构成双通道读与内容寻址的逻辑电路。本发明的电路同时具备数据存储，双通道数据读以及内容寻址功能；电路简单却功能强大，可以克服现有电路的效率和功耗缺陷。
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公开(公告)号：CN119070815A
公开(公告)日：2024-12-03
申请号：CN202411112052.8
申请日：2024-08-14
Applicant: 安徽大学
IPC: H03M1/00 , H03M1/08 , H03M1/36 , H04N25/772
Abstract: 本发明涉及CMOS图像传感器设计技术领域，具体涉及应用于CIS的Flash‑SS两步式ADC电路、模块。本发明公开了Flash‑SS ADC，包括：比较器部、码值转换部、电压抬升部、数字校准部。本发明一方面基于2bit Flash ADC进行2bit粗量化来提高转换速度，采用共享部分电路的方式减少面积与功耗；另一方面，基于9bit SS ADC进行9bit细量化，运用斜坡发生器产生差分斜坡，与比较器部的两个比较器进行时分复用，在不额外增加面积的前提下进一步缩短了一半的细量化时间。本发明解决了现有SS ADC应用在CMOS图像传感器中量化速度偏慢的问题。
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公开(公告)号：CN119068948A
公开(公告)日：2024-12-03
申请号：CN202411171601.9
申请日：2024-08-26
Applicant: 安徽大学
IPC: G11C11/413 , G11C11/419 , G06F7/50
Abstract: 本申请涉及一种基于6T‑SRAM的多位相乘相加运算电路及其控制方法，该电路包括多个6T‑SRAM单元、控制单元和计算单元；多个6T‑SRAM单元并联设置且分别采用不同字线控制，多个6T‑SRAM单元的第一端连接同一第一局部位线，多个6T‑SRAM单元的第二端连通同一第二局部位线；计算单元包括第五至第八PMOS管、第七至第十NMOS管；第五PMOS管的源极和第八NMOS管的漏极信号输出节点，第七PMOS管的漏极和第八PMOS管的漏极用于接入不定电平信号，第九NMOS管的栅极和第十NMOS管的栅极为信号输入节点；第五PMOS管的栅极和第八NMOS管的栅极通过控制单元分别连接第二局部位线和第一局部位线，控制单元用于实现开关控制。将存储单元和计算单元配置在一块，实现了存内计算，大大提高了运算速度。
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公开(公告)号：CN119066018A
公开(公告)日：2024-12-03
申请号：CN202411569955.9
申请日：2024-11-06
Applicant: 安徽大学
IPC: G06F15/163 , G06F9/50 , G06F9/52
Abstract: 本发明涉及数据访问技术领域，具体涉及用于异构多核处理器的数据访问系统、方法、程序产品。本发明提供了用于异构多核处理器的数据访问系统，包括：异构多核处理器、目标存储块、寄存器模块。本发明引入了包含计数部、寄存部、锁状态部的寄存器模块，为异构多核处理器对目标存储块的访问提供了硬件基础，能够支持锁操作的快速响应和原子性。本发明考虑到处理核心可能存在的数据竞争以及数据之间的依赖性，通过对处理核心赋予线程序号的方式，并结合寄存器模块设计了管理逻辑，能够有效适应数据竞争、数据依赖的情况，避免不必要的耗时，保证处理核心高效地完成数据访问。
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公开(公告)号：CN118280408B
公开(公告)日：2024-08-23
申请号：CN202410706157.X
申请日：2024-06-03
Applicant: 安徽大学
IPC: G11C11/412 , G11C11/417
Abstract: 本发明属于静态随机存储器领域，具体涉及一种具有施密特结构的混合型14T‑SRAM单元及其对应的SRAM电路和存储芯片。14T‑SRAM单元由4个P型TFET晶体管，8个N型TFET晶体管，以及2个NMOS管构成。其中，本发明通过8个TFET晶体管构成施密特反相器，两个反相器构成存储单元中的锁存结构。由于锁存结构采用施密特反相器设计，可以提高单元的保持和读噪声容限。方案中采用了打断锁存结构的方式，提高了单元的写速度和写噪声容限；采用漏极电压始终不低于源极电压的NTFET作为传输控制管，消除TFET的正向偏置电流，降低电路的静态功耗。此外，本发明还对部分晶体管在单元内和阵列中进行复用，以提升电路集成度。
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