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公开(公告)号：CN114637388A
公开(公告)日：2022-06-17
申请号：CN202210270118.0
申请日：2022-03-18
Applicant: 中国科学院计算技术研究所
IPC: G06F1/3287 , G06F1/3237 , G06F9/38
Abstract: 本申请提供了面向数据流处理器的功耗控制方法及装置，其根据待执行程序的数据流图，将各个指令映射至数据流处理器中的多个处理单元；根据映射至每个处理单元的各个指令的类型，确定执行各指令所需的运算部件；以及通过时钟门控技术激活所需的运算部件。该申请的方案基于数据流处理器执行模式的特点并借助于时钟门控技术，实现了更细粒度的功耗控制，提升了整体执行效能比。
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公开(公告)号：CN111008133B
公开(公告)日：2021-04-27
申请号：CN201911205445.2
申请日：2019-11-29
Applicant: 中国科学院计算技术研究所
IPC: G06F11/36
Abstract: 本发明公开了一种粗粒度数据流架构执行阵列的调试装置，包括：执行阵列，包括多个执行单元，该执行单元根据程序的数据流图获取程序块，并根据调试命令对程序块进行断点调试以获取断点数据；该程序块为该程序以粗粒度进行划分的程序分块；处理器，用于生成该调试命令，并接收该断点数据；集中调试器，分别与该处理器和该执行阵列通讯连接，用于将该调试命令转发给对应的执行单元，以及将该断点数据转发给该处理器。
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公开(公告)号：CN112311695A
公开(公告)日：2021-02-02
申请号：CN202011134155.6
申请日：2020-10-21
Applicant: 中国科学院计算技术研究所
IPC: H04L12/873 , H04L12/917 , H04L12/933
Abstract: 本发明提出一种片上带宽动态分配方法系统，包括：发射模块接受存储系统的任务请求，将请求封装为发射块，将多个发射块组织为堆结构，动态维护堆结构，向分配模块传输发射块；分配模块由带窗口的队列组成，其功能为接受发射块，为发射块匹配等待队列，更新发射块内容并将其回传存储系统；每个宽度的带宽对应一个等待队列，等待队列中是需要传输的数据。本发明采用硬件与软件协同的方式带宽分配方法，可以提高带宽的利用率，增加芯片的吞吐率，实现高通量的计算需求；本发明控制逻辑、结构简单，不占用计算资源，实现简单，在多种芯片系统中具有普适性。
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公开(公告)号：CN110211617B
公开(公告)日：2020-12-29
申请号：CN201910413959.0
申请日：2019-05-17
Applicant: 中国科学院计算技术研究所
IPC: G11C13/00 , G06F16/901
Abstract: 本发明提供一种基于阻变存储器的哈希硬件处理装置及方法，所有的源数据无需送往CPU进行哈希函数的计算，在RRAM中根据电流叠加效应即可完成哈希函数输入数据的操作，并在存储器中实现哈希表的建立，无需将大量的源数据送往CPU后再送回存储器中。本发明基于阻变存储器的数据处理将减少数据从存储器端向处理器端的数据搬运，尤其于对数据量大的应用来说，具有显著的性能优势和功耗优势。通过在RRAM存储器中利用RRAM存储单元可实现基于电流叠加原理实现的存储数据的累加功能，进行哈希表的建立，避免数据读取到CPU端进行计算后再写入哈希表，一方面减少大量数据从存储端向CPU端的搬运，减少对访存带宽的需求；另一方面可以提高哈希表建立和查询的执行效率，并降低处理功耗。
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公开(公告)号：CN112015472A
公开(公告)日：2020-12-01
申请号：CN202010685107.X
申请日：2020-07-16
Applicant: 中国科学院计算技术研究所
Abstract: 本发明提出一种数据流架构中无效指令检测并跳过执行的方法，适用于数据流架构下稀疏卷积神经网络的加速。该发明对于稀疏神经网络，包括卷积层和全连接层。通过对编译器编译的指令，依据数据特征生成指令标记信息，指令检测单元又依据指令标记信息对指令进行检测，并跳过无效指令的执行，从而实现稀疏卷积神经网络的加速。
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Patent Agency Ranking
公开(公告)号：CN117933073A
公开(公告)日：2024-04-26
申请号：CN202410057102.0
申请日：2024-01-15
Applicant: 中国科学院计算技术研究所
IPC: G06F30/27 , G06F9/50 , G06F18/214 , G06F18/243 , G06N5/01 , G06F111/06
Abstract: 本发明提供了一种用于探索CPU微架构的设计空间的方法和装置，该方法包括：获取所有设计点和负载；利用运行负载的模拟器对部分设计点进行模拟输出对应的性能指标，并构建训练集训练性能预测模型；利用经训练的性能预测模型预测剩余设计点的性能指标，并执行以下操作：计算设计点的超体积值并确定候选设计点，若有候选设计点，将该候选设计点输入模拟器；若没有候选设计点，利用预设选择算法选择一个设计点输入模拟器；判断训练集中设计点的数量与所有设计点的数量的比值是否超过预设阈值，若否，对输入的设计点进行模拟并输出性能指标，将其加入训练集对性能预测模型进行迭代训练；若是，根据帕累托等级算法计算并输出CPU微架构的帕累托最优解集。
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公开(公告)号：CN114760241B
公开(公告)日：2023-06-02
申请号：CN202210461301.9
申请日：2022-04-28
Applicant: 中国科学院计算技术研究所
IPC: H04L45/16 , H04L45/74 , H04L47/6275 , H04L41/12
Abstract: 本发明提供了一种用于数据流架构的计算设备中的路由方法，计算设备包括多个处理单元和多个路由节点，每个处理单元直接连接一个路由节点并且被关联为该路由节点对应的本地处理单元，多个路由节点之间相互连接，方法包括：在每个路由节点，获取各方向发往本地处理单元的数据并为其中每个方向发来的数据分别维护相应的缓存队列，缓存队列为阻塞队列；在每个路由节点，确定各方向发往本地处理单元的数据对应的缓存队列中处于队列头部的数据包的供数优先级，以及根据供数优先级选择将多个队列中的一个队列的头部的数据包发送给本地处理单元，供数优先级与本地处理单元中需要该头部数据包中操作数的指令距离转为就绪状态还需到达的操作数个数相关。
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公开(公告)号：CN113313247B
公开(公告)日：2023-04-07
申请号：CN202110161624.1
申请日：2021-02-05
Applicant: 中国科学院计算技术研究所
IPC: G06N3/082
Abstract: 本发明提供了一种基于数据流架构的稀疏神经网络的运算方法，包括：依据数据流处理器的结构将稀疏神经网络的运算任务从低到高依次划分为子任务、任务和应用三个运算层级；确定所述运算层级中每个所述任务包含的所述子任务的个数、每个所述应用包含的所述任务的个数以及所述应用的个数，其中所述稀疏神经网络的输入图像数据和权重数据至少之一是稀疏矩阵；依据所述运算层级以及各个运算层级的个数，将所述稀疏神经网络的输入图像数据或权重数据划分为若干数据块；以及基于所述运算层级以及每个运算层级对应的数据块完成所述稀疏神经网络的运算任务。
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公开(公告)号：CN115358184A
公开(公告)日：2022-11-18
申请号：CN202211005508.1
申请日：2022-08-22
Applicant: 中国科学院计算技术研究所
IPC: G06F30/398 , G06F30/394 , G06F30/347 , G06F115/02
Abstract: 本发明提供一种基于增量编译的FPGA原型验证方法和系统，该方法包括：获取当前芯片设计并将其划分为多个分区；将当前芯片设计与前一次芯片设计进行比较，得到当前芯片设计中发生变化的分区和未发生变化的分区；对发生变化的分区进行综合，得到发生变化的分区的当前网表，将发生变化的分区的当前网表与未发生变化的分区的前一次网表进行合并，得到当前芯片设计的网表；将当前芯片设计的网表映射到FPGA芯片上，得到当前布局布线设计；以及，对当前布局布线设计进行检验，若不满足则修改芯片设计并重复上述过程，若满足则根据当前布局布线设计进行下板调试。本发明提高了FPGA原型验证的效率，并且提高了芯片的开发速度。
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公开(公告)号：CN114968861A
公开(公告)日：2022-08-30
申请号：CN202210579507.1
申请日：2022-05-25
Applicant: 中国科学院计算技术研究所
Abstract: 本发明提供了一种两写两读的数据传输结构以及片上多通道交互网络，所述数据传输结构包括：两条传输通道，其中，每条传输通道包括依次连接的具有两个输入接口的仲裁器、先进先出队列和读接口，以及连接仲裁器和读接口的直通线路；两个写接口，所述写接口用于与数据输入通道连接接收输入数据，每个写接口连接到两条传输通道中的每个仲裁器的一个输入接口；其中，所述传输通道被配置为：在一个时钟周期，能同时允许两个写接口各自输入一个数据，并通过传输通道对数据进行缓存或者传输。
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