一种用于探索CPU微架构的设计空间的方法和装置

    公开(公告)号:CN117933073A

    公开(公告)日:2024-04-26

    申请号:CN202410057102.0

    申请日:2024-01-15

    Abstract: 本发明提供了一种用于探索CPU微架构的设计空间的方法和装置,该方法包括:获取所有设计点和负载;利用运行负载的模拟器对部分设计点进行模拟输出对应的性能指标,并构建训练集训练性能预测模型;利用经训练的性能预测模型预测剩余设计点的性能指标,并执行以下操作:计算设计点的超体积值并确定候选设计点,若有候选设计点,将该候选设计点输入模拟器;若没有候选设计点,利用预设选择算法选择一个设计点输入模拟器;判断训练集中设计点的数量与所有设计点的数量的比值是否超过预设阈值,若否,对输入的设计点进行模拟并输出性能指标,将其加入训练集对性能预测模型进行迭代训练;若是,根据帕累托等级算法计算并输出CPU微架构的帕累托最优解集。

    一种应用于图神经网络训练的采样方法及采样加速装置

    公开(公告)号:CN115600658A

    公开(公告)日:2023-01-13

    申请号:CN202211208844.6

    申请日:2022-09-30

    Abstract: 本发明提供一种应用于图神经网络训练的采样方法,用于在图神经网络训练过程中对图数据进行采样,所述采样方法包括:获取图数据中每个节点的所有邻居节点的存储位置,并以节点的所有邻居节点的存储位置随机排序构成该节点对应的邻居节点序列;基于得到的每个节点对应的邻居节点序列判断该节点的所有邻居节点是否符合集中分布;根据得到的每个节点的邻居节点的判断结果调整该节点被采样的概率,其中,将对应邻居节点符合集中的节点被采样的概率提高,将对应邻居节点不符合集中分布的节点被采样的概率降低;采用调整后的每个节点被采样的概率形成的概率分布对图数据进行采样。本发明减少了采样过程中的访存开销。

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