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公开(公告)号：CN117933073A
公开(公告)日：2024-04-26
申请号：CN202410057102.0
申请日：2024-01-15
Applicant: 中国科学院计算技术研究所
IPC: G06F30/27 , G06F9/50 , G06F18/214 , G06F18/243 , G06N5/01 , G06F111/06
Abstract: 本发明提供了一种用于探索CPU微架构的设计空间的方法和装置，该方法包括：获取所有设计点和负载；利用运行负载的模拟器对部分设计点进行模拟输出对应的性能指标，并构建训练集训练性能预测模型；利用经训练的性能预测模型预测剩余设计点的性能指标，并执行以下操作：计算设计点的超体积值并确定候选设计点，若有候选设计点，将该候选设计点输入模拟器；若没有候选设计点，利用预设选择算法选择一个设计点输入模拟器；判断训练集中设计点的数量与所有设计点的数量的比值是否超过预设阈值，若否，对输入的设计点进行模拟并输出性能指标，将其加入训练集对性能预测模型进行迭代训练；若是，根据帕累托等级算法计算并输出CPU微架构的帕累托最优解集。
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公开(公告)号：CN113128172B
公开(公告)日：2023-10-27
申请号：CN202110439614.X
申请日：2021-04-23
Applicant: 中国科学院计算技术研究所
IPC: G06F30/398
Abstract: 提供一种超导寄存器堆装置，包括m个寄存器组，每个寄存器组包括n个寄存器单元，其中m和n均为大于等于2的整数。每个寄存器单元包括用于接收数据输入的数据输入端，用于接收写入控制信号的写入控制端，用于接收时钟信号的时钟输入端，以及用于将数据输出的数据输出端。其中，m个寄存器组的相同位的寄存器单元的数据输入端通过多个SPL器件连接在一起；m个寄存器组的相同位的寄存器单元的数据输出端通过多个CB器件连接在一起。
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公开(公告)号：CN113095033B
公开(公告)日：2023-07-21
申请号：CN202110442343.3
申请日：2021-04-23
Applicant: 中国科学院计算技术研究所
IPC: G06F30/392 , G06F30/394 , G06F30/398
Abstract: 提供一种用于双时钟架构的超导RSFQ电路的布局方法，所述电路中除输入IO以及输出IO之外的逻辑单元总数为N，布局所述电路的芯片的宽高比为α，所述布局方法包括：基于逻辑深度对N个逻辑单元进行初始布局，包括：计算布局列的参考高度从逻辑深度为1开始依次布置逻辑单元，使得每个逻辑深度的单元按照垂直方向递增的顺序依次布置，且每一列的高度不大于H0，不同的逻辑深度从新的一列开始布置；将单元数小于H0的列依序进行合并，且合并后的列的高度不大于H0；以及移除空的列，并输出N个逻辑单元在芯片上的初始坐标以及可布局的列；基于模拟退火布局框架对初始布局进行扰动和优化。
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公开(公告)号：CN111950216B
公开(公告)日：2023-07-21
申请号：CN202010709748.4
申请日：2020-07-22
Applicant: 中国科学院计算技术研究所
IPC: G06F30/337 , G06F30/396 , G06F111/06
Abstract: 提供一种生成多扇出信号的方法、计算机可读存储介质和电子设备，其中N是扇出信号的数量，N个扇出信号的每一个与从信号源点到信号端点所经过的由SPL构成的分支路径相对应，所述由SPL构成的分支路径构成SPL树，该方法包括：根据N计算最少的SPL的数量Y；根据最少的SPL的数量Y选择不同的树结构；根据树结构确定多扇出信号的由SPL构成的分支路径；其中最少的SPL的数量Y根据以下公式计算：以及，所述SPL中，至多有一个SPL2，其余均为SPL3。
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公开(公告)号：CN114841102A
公开(公告)日：2022-08-02
申请号：CN202210513312.7
申请日：2022-05-11
Applicant: 中国科学院计算技术研究所
IPC: G06F30/331 , G06N3/04 , G06N3/06
Abstract: 本发明提出一种超导二值神经网络加速方法和加速器，包括：获取待运行的神经网络第一层所有的实值权重和实值激活，分别作为当前权重和当前激活，并二值化当前权重和当前激活，得到二值权重和二值激活；将所有二值权重及其对应的二值激活构成的数据对，输入至神经处理单元中的多个同或门，以对各个数据对完成乘法运算；通过纯组合累加并行单元对所有乘法运算结果进行累加，并将累加结果和预设阈值输入至比较器，并将比较结果作为下一层的二值激活，直到得到超导二值神经网络最后一层的比较结果，作为超导二值神经网络的运行结果。本发明使BNN中第一层也可进行二值化计算，且不会损失精度；本发明还避免了反馈环和存储电路，提高超导BNN的性能。
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Patent Agency Ranking
公开(公告)号：CN112114875A
公开(公告)日：2020-12-22
申请号：CN202010876462.5
申请日：2020-08-27
Applicant: 中国科学院计算技术研究所
IPC: G06F9/30
Abstract: 提供一种超导并行寄存器堆装置，该装置包括N个寄存器组，其中N为大于等于2的整数，该N个寄存器组分别包括用于接收数据输入的数据输入端，用于接收写数据地址的写地址输入端，用于接收写使能信号的写使能端，用于接收时钟信号的时钟输入端，用于接收读数据地址的读地址输入端以及用于将数据输出的数据输出端；其中，该N个寄存器组的数据输入端连接在一起，该N个寄存器组的写地址输入端连接在一起，以及该N个寄存器组的写使能端连接在一起。
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公开(公告)号：CN111950215A
公开(公告)日：2020-11-17
申请号：CN202010703091.0
申请日：2020-07-21
Applicant: 中国科学院计算技术研究所
IPC: G06F30/337 , G06F30/396 , G06F111/06
Abstract: 提供一种生成面向超导RSFQ电路的多扇出时钟信号的方法，其中N是扇出时钟信号的数量，N个扇出时钟信号的每一个与从时钟源点到时钟端点所经过的由SPL构成的分支路径相对应，由SPL构成的分支路径构成SPL树，所述方法包括：建立高度P为1的SPL树，将其存入集合R；根据N计算SPL树的最大高度Pmax；自底向上逐层建立SPL树，每次迭代P增加1，直到P>Pmax，并将所得到的SPL树存入集合R中；选择所述集合R中叶节点数为N的树构成最优解；根据所述最优解确定多扇出时钟信号的由SPL构成的分支路径；其中，高度为P的树是由所述集合R中高度为P-1的子树组成的。
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公开(公告)号：CN119940434A
公开(公告)日：2025-05-06
申请号：CN202510009132.9
申请日：2025-01-03
Applicant: 中国科学院计算技术研究所
Abstract: 本发明提出一种基于数据流架构加速器的注意力机制融合方法和装置，包括用于在GPDPU加速器上加速Attention计算的方法，该方法根据Attention中embedding的维度和输入序列长度的乘积来选择融合方案，对于维度较小的计算，通过预先传入转置数据的方式将所有操作融合在同一个核函数中，从而减少配置指令的时间和访存开销，对于维度较大的计算，将输入数据分块传入暂存数据缓存SPM的存储器中用于计算，将Attention的计算步骤融合为两个复用程度很高的核函数减少指令信息的配置时间。
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公开(公告)号：CN114841102B
公开(公告)日：2025-01-24
申请号：CN202210513312.7
申请日：2022-05-11
Applicant: 中国科学院计算技术研究所
IPC: G06F30/331 , G06N3/0464 , G06N3/048 , G06N3/06
Abstract: 本发明提出一种超导二值神经网络加速方法和加速器，包括：获取待运行的神经网络第一层所有的实值权重和实值激活，分别作为当前权重和当前激活，并二值化当前权重和当前激活，得到二值权重和二值激活；将所有二值权重及其对应的二值激活构成的数据对，输入至神经处理单元中的多个同或门，以对各个数据对完成乘法运算；通过纯组合累加并行单元对所有乘法运算结果进行累加，并将累加结果和预设阈值输入至比较器，并将比较结果作为下一层的二值激活，直到得到超导二值神经网络最后一层的比较结果，作为超导二值神经网络的运行结果。本发明使BNN中第一层也可进行二值化计算，且不会损失精度；本发明还避免了反馈环和存储电路，提高超导BNN的性能。
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公开(公告)号：CN117527249A
公开(公告)日：2024-02-06
申请号：CN202311238730.0
申请日：2023-09-22
Applicant: 上海处理器技术创新中心 , 中国科学院计算技术研究所
IPC: H04L9/32
Abstract: 本发明提出一种仲裁型物理不可克隆的激励响应生成方法和装置，包括：基于PUF构建的PUF满二叉树，树中每个PUF均具有信号输入端、激励输入端和信号输出端；通过PUF树构建步骤在目标设备中构建两个PUF树，分别为第一PUF树和第二PUF树，将输入信号输入第一PUF树和第二PUF树的头节点的信号输入端，将激励信号输入每个节点的激励输入端，进而从第一PUF树和第二PUF树所有尾节点的信号输出端得到输出信号；从第一PUF树所有尾节点中选择一路输出信号作为第一输出，从第二PUF树所有尾节点中选择一路输出信号作为第二输出；将第一输出和第二输出输出至仲裁器件，根据第一输出和第二输出到达仲裁器件的先后顺序，生成响应，保存激励信号和响应作为目标设备的激励响应对。
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