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公开(公告)号：CN112114875B
公开(公告)日：2023-06-02
申请号：CN202010876462.5
申请日：2020-08-27
Applicant: 中国科学院计算技术研究所
IPC: G06F9/30
Abstract: 提供一种超导并行寄存器堆装置，该装置包括N个寄存器组，其中N为大于等于2的整数，该N个寄存器组分别包括用于接收数据输入的数据输入端，用于接收写数据地址的写地址输入端，用于接收写使能信号的写使能端，用于接收时钟信号的时钟输入端，用于接收读数据地址的读地址输入端以及用于将数据输出的数据输出端；其中，该N个寄存器组的数据输入端连接在一起，该N个寄存器组的写地址输入端连接在一起，以及该N个寄存器组的写使能端连接在一起。
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公开(公告)号：CN113361718B
公开(公告)日：2023-04-28
申请号：CN202110689803.2
申请日：2021-06-22
Applicant: 中国科学院计算技术研究所
IPC: G06N10/20
Abstract: 提供一种超导2/4译码器，其包括：第一与门，包括用于接收第二地址位的第一输入端，用于接收取反后的第一地址位的第二输入端，以及用于将数据输出的输出端；第二与门；其包括用于接收取反后的第一地址位的第一输入端，用于接收取反后的第二地址位的第二输入端，以及用于将数据输出的输出端；第三与门，其包括用于接收第二地址位的第一输入端，用于接收第一地址位的第二输入端，以及用于将数据输出的输出端；第四与门，其包括用于接收取反后的第二地址位的第一输入端，用于接收第一地址位的第二输入端，以及用于将数据输出的输出端；其中，第一与门、第二与门、第三与门以及第四与门还包括用于接收时钟信号的时钟端。
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公开(公告)号：CN115001482A
公开(公告)日：2022-09-02
申请号：CN202210598684.4
申请日：2022-05-30
Applicant: 中国科学院计算技术研究所
Abstract: 提供一种1位超导脉冲计数器，包括：超导异或门，包括用于接收超导脉冲信号的第一输入端和时钟端，用于输出数据的输出端，以及用于接收超导异或门的输出端的数据的第二输入端；DFFC触发器，包括用于接收超导异或门的输出端的数据的输入端，用于接收超导脉冲信号的时钟端，以及用于输出数据的第一输出端和第二输出端；以及Q_D转换器，包括用于接收DFFC触发器的第一输出端的数据的第一输入端，用于接收DFFC触发器的第二输出端的数据的第二输入端，以及用于输出电平信号的输出端。还提供一种N位超导脉冲计数器，包括N个1位超导脉冲计数器，第N个1位超导脉冲计数器用于接收第N‑1个超导脉冲计数器的进位信号，输出第N位电平信号，以及输出进位信号。
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公开(公告)号：CN111427810B
公开(公告)日：2021-10-15
申请号：CN202010186250.4
申请日：2020-03-17
Applicant: 中国科学院计算技术研究所
Abstract: 本发明提供一种超导接口异步采集装置，该装置包括：RDFF、第一NDRO以及控制模块，其中RDFF包括：数据输入端，用于接收外部输入数据；时钟输入端，用于接收使能信号，RDFF根据使能信号控制RDFF的数据输出；以及数据输出端，用于将其输出信号输出至第一NDRO的数据输入端；第一NDRO包括：数据输入端，用于接收RDFF输出的数据；以及时钟输入端，用于接收第一时钟信号；其中第一NDRO基于使能信号和第一时钟信号将从RDFF所接收的数据进行输出；控制模块用于接收外部清零信号，并且根据外部清零信号和第一时钟信号生成控制信号，传输到RDFF的重置端。
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公开(公告)号：CN113128172A
公开(公告)日：2021-07-16
申请号：CN202110439614.X
申请日：2021-04-23
Applicant: 中国科学院计算技术研究所
IPC: G06F30/398
Abstract: 提供一种超导寄存器堆装置，包括m个寄存器组，每个寄存器组包括n个寄存器单元，其中m和n均为大于等于2的整数。每个寄存器单元包括用于接收数据输入的数据输入端，用于接收写入控制信号的写入控制端，用于接收时钟信号的时钟输入端，以及用于将数据输出的数据输出端。其中，m个寄存器组的相同位的寄存器单元的数据输入端通过多个SPL器件连接在一起；m个寄存器组的相同位的寄存器单元的数据输出端通过多个CB器件连接在一起。
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Patent Agency Ranking
公开(公告)号：CN106445891A
公开(公告)日：2017-02-22
申请号：CN201610648826.8
申请日：2016-08-09
Applicant: 中国科学院计算技术研究所 , 北京中科睿芯科技有限公司
IPC: G06F17/22
CPC classification number: G06F17/2264
Abstract: 本发明提出一种串匹配算法的加速方法及装置，该方法包括构造基本转换规则与交叉转换规则，根据缓存策略函数确定状态缓存寄存器中的状态Sc1与Sc2，判断当前状态Si在基本转换规则和n步交叉转换规则中是否存在接收当前字符c的转换规则，根据相应转换规则，将字符c进行转换。本发明通过增加状态缓存组件和选通电路，如寄存器组和多路选通器，在串匹配过程中动态生成转换规则，实现了串匹配算法的加速，同时能够消除传统串匹配算法中需存储的大量转换规则，降低生成状态机的规模，提高串匹配算法的执行速度。
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公开(公告)号：CN100442203C
公开(公告)日：2008-12-10
申请号：CN200610080968.5
申请日：2006-05-26
Applicant: 中国科学院计算技术研究所
IPC: G06F1/32
Abstract: 本发明公开了一种SoC中各种知识产权核和功能模块的功耗降低方法。包括：a)将原始功能模块的所有状态分为两类——“空闲”态和“工作”态；b)提供一个逻辑电路与所述原始功能模块连接构成新的低功耗功能模块，该逻辑电路完成如下逻辑功能：如果总线没有对原始功能模块的请求，就保持时钟关闭；如果总线有对该原始功能模块的请求，则打开原始功能模块的时钟，原始功能模块进入“工作”态；保持时钟打开，直到原始功能模块处于“空闲”态并且没有总线请求，就关闭原始功能模块时钟并保持关闭，直到总线再次对该功能模块提出请求。本发明降低IP核的动态功耗，同时自动开关该IP核的电源，降低该IP核的漏电功耗。
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公开(公告)号：CN1661580A
公开(公告)日：2005-08-31
申请号：CN200410003418.4
申请日：2004-02-25
Applicant: 中国科学院计算技术研究所
Inventor： 张志敏
IPC: G06F13/28
Abstract: 本发明提供一种直接存储器访问传输装置及其方法，包括一缓冲区、一门拴值控制模块、APB总线接口、WB总线接口和控制电路模块，所述控制电路模块中的寄存器控制所述门拴值控制模块中的门拴值的设置，通过设置门栓值来决定所述直接存储器访问传输装置传送数据的快慢适配，通过本发明公开的一种直接存储器访问传输装置及其方法，提高了高速总线与低速总线之间的数据传输效率，采用多个DMA装置时，对总线传送效率影响不明显，从总体上提高了SOC芯片性能。
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公开(公告)号：CN1661512A
公开(公告)日：2005-08-31
申请号：CN200410004593.5
申请日：2004-02-24
Applicant: 中国科学院计算技术研究所
Inventor： 张志敏
IPC: G06F1/08
Abstract: 本发明公开了一种SOC架构下的处理器核动态变频装置和方法，该变频装置包括处理器核和为处理器核提供时钟信号的主锁相环和辅助锁相环，用于存储变频系数的变频寄存器与主锁相环连接，时钟切换电路切换主锁相环和辅助锁相环输出的时钟信号，并将主锁相环和辅助锁相环输出的时钟信号中的一个提供给处理器核。时钟切换电路包括一变频标记输入端，该输入端接收变频标记信号。采用本发明的变频装置和方法可以实现处理器核的动态变频，根据变频寄存器中不同的变频系数，该变频装置可以为处理器核提供多种频率的时钟总线，并且实现动态切换，以供系统在不同的负载下使用，达到系统合理利用功耗、节省电能的目的。
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公开(公告)号：CN114841102B
公开(公告)日：2025-01-24
申请号：CN202210513312.7
申请日：2022-05-11
Applicant: 中国科学院计算技术研究所
IPC: G06F30/331 , G06N3/0464 , G06N3/048 , G06N3/06
Abstract: 本发明提出一种超导二值神经网络加速方法和加速器，包括：获取待运行的神经网络第一层所有的实值权重和实值激活，分别作为当前权重和当前激活，并二值化当前权重和当前激活，得到二值权重和二值激活；将所有二值权重及其对应的二值激活构成的数据对，输入至神经处理单元中的多个同或门，以对各个数据对完成乘法运算；通过纯组合累加并行单元对所有乘法运算结果进行累加，并将累加结果和预设阈值输入至比较器，并将比较结果作为下一层的二值激活，直到得到超导二值神经网络最后一层的比较结果，作为超导二值神经网络的运行结果。本发明使BNN中第一层也可进行二值化计算，且不会损失精度；本发明还避免了反馈环和存储电路，提高超导BNN的性能。
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