公开(公告)号：CN114610138B

公开(公告)日：2023-08-08

申请号：CN202210230341.2

申请日：2022-03-10

Applicant: 中国科学院计算技术研究所

Inventor： 李文明 ,  安述倩 ,  吴海彬 ,  刘艳欢 ,  张昆明 ,  叶笑春 ,  范东睿

IPC: G06F1/3234 ,  G06F1/3206

Abstract: 提供一种带宽控制单元，其用于包括多个数据处理单元的处理器芯片，所述多个数据处理单元通过总线对存储器进行访问，所述存储器包括优先级管理单元，所述带宽控制单元包括：第一温度判断模块，其用于接收所述多个数据处理单元的温度值，以及将所述温度值分别与相应的数据处理单元的温度阈值进行比较，并输出第一比较结果；以及优先级处理模块，其用于接收所述第一比较结果，以及根据所述第一比较结果调整所述多个数据处理单元中的一个或者多个的访存优先级；其中，所述优先级处理模块将调整后的访存优先级输出至所述存储器的优先级管理单元，以控制所述多个数据处理单元访存所述存储器的带宽。

公开(公告)号：CN115098320A

公开(公告)日：2022-09-23

申请号：CN202210694431.7

申请日：2022-06-20

Applicant: 中国科学院计算技术研究所

Inventor： 张昆明 ,  刘艳欢 ,  李文明 ,  叶笑春 ,  范东睿

IPC: G06F11/26

Abstract: 本发明提供一种基于FPGA验证SOC芯片DDR控制器的系统，包括：待验证的SOC芯片DDR控制器、DFI‑AXI桥、FPGA DDR控制器、FPGA DDR PHY和DDR颗粒。DFI‑AXI桥通过DFI接口与SOC芯片DDR控制器连接并且通过AXI接口与FPGA DDR控制器连接，DFI‑AXI桥用于执行DFI与AXI间的协议转换，从而在SOC芯片DDR控制器与FPGA DDR控制器之间进行交互；FPGA DDR控制器与FPGA DDR PHY通过FPGA内部总线连接，并且FPGA DDR PHY与DDR颗粒连接。本发明实现了在FPGA硬件原型验证平台上对SOC芯片DDR控制器的验证，提升了芯片流片的成功率。

公开(公告)号：CN115358184A

公开(公告)日：2022-11-18

申请号：CN202211005508.1

申请日：2022-08-22

Applicant: 中国科学院计算技术研究所

Inventor： 张昆明 ,  刘艳欢 ,  李文明 ,  叶笑春 ,  范东睿

IPC: G06F30/398 ,  G06F30/394 ,  G06F30/347 ,  G06F115/02

Abstract: 本发明提供一种基于增量编译的FPGA原型验证方法和系统，该方法包括：获取当前芯片设计并将其划分为多个分区；将当前芯片设计与前一次芯片设计进行比较，得到当前芯片设计中发生变化的分区和未发生变化的分区；对发生变化的分区进行综合，得到发生变化的分区的当前网表，将发生变化的分区的当前网表与未发生变化的分区的前一次网表进行合并，得到当前芯片设计的网表；将当前芯片设计的网表映射到FPGA芯片上，得到当前布局布线设计；以及，对当前布局布线设计进行检验，若不满足则修改芯片设计并重复上述过程，若满足则根据当前布局布线设计进行下板调试。本发明提高了FPGA原型验证的效率，并且提高了芯片的开发速度。

公开(公告)号：CN114610138A

公开(公告)日：2022-06-10

申请号：CN202210230341.2

申请日：2022-03-10

Applicant: 中国科学院计算技术研究所

Inventor： 李文明 ,  安述倩 ,  吴海彬 ,  刘艳欢 ,  张昆明 ,  叶笑春 ,  范东睿

IPC: G06F1/3234 ,  G06F1/3206

Abstract: 提供一种带宽控制单元，其用于包括多个数据处理单元的处理器芯片，所述多个数据处理单元通过总线对存储器进行访问，所述存储器包括优先级管理单元，所述带宽控制单元包括：第一温度判断模块，其用于接收所述多个数据处理单元的温度值，以及将所述温度值分别与相应的数据处理单元的温度阈值进行比较，并输出第一比较结果；以及优先级处理模块，其用于接收所述第一比较结果，以及根据所述第一比较结果调整所述多个数据处理单元中的一个或者多个的访存优先级；其中，所述优先级处理模块将调整后的访存优先级输出至所述存储器的优先级管理单元，以控制所述多个数据处理单元访存所述存储器的带宽。