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公开(公告)号：CN114253090A
公开(公告)日：2022-03-29
申请号：CN202210072959.0
申请日：2022-01-21
Applicant: 广东省大湾区集成电路与系统应用研究院 , 澳芯集成电路技术(广东)有限公司
Abstract: 本申请实施例公开了一种光刻图形的优化方法和装置，该方法用于集成电路器件，集成电路的扩散层包括有源Active区和浅沟道隔离STI区，浅沟道隔离区填充有氧化硅薄膜层，氧化硅薄膜层的目标图形区上方设有光刻胶图层；具体包括：获取光刻图形的样本数据，样本数据包括光刻胶图层的第一尺寸信息以及与有源区的第一间距；基于样本数据生成第一光罩图形，第一目标图形的图形误差大于误差阈值；基于第一目标图形的图形误差进行光学邻近OPC校正，获得矫正后的第二光罩图形。通过本方案可以对第一光罩图形进行图形优化，获得第二光罩图形，抵消有源区侧壁产生的二次曝光引起图形误差，避免出现光刻胶倒塌，同时也提高了光刻机的曝光精度。
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公开(公告)号：CN114200790A
公开(公告)日：2022-03-18
申请号：CN202210031910.0
申请日：2022-01-12
Applicant: 澳芯集成电路技术(广东)有限公司 , 广东省大湾区集成电路与系统应用研究院
Abstract: 本申请实施例公开了一种降低晶圆套刻偏差方法及装置，方法包括：确定晶圆的对位标记以及待测区域，对位标记是用于确定零层图形的定位坐标，待测区域是预设零层图形的曝光区域；对晶圆进行曝光，获得实际零层图形；通过量测系统对晶圆进行量测，并根据对位标记以及实际零层图形和预设零层图形的定位坐标确定图形偏移量，图形偏移量用于计算光刻机的套刻精度，以便在确定出光刻机的实际套刻精度小于套刻精度阈值时，及时做出响应。本技术方案通过设置对位标记以及根据测量坐标系的方法，可以根据零层图形的定位坐标确定光刻机的实际套刻精度，及时纠正因机械臂传送偏差而导致的晶圆套刻偏差，避免造成资源浪费。
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公开(公告)号：CN113921612A
公开(公告)日：2022-01-11
申请号：CN202111176475.2
申请日：2021-10-09
Applicant: 广东省大湾区集成电路与系统应用研究院 , 澳芯集成电路技术(广东)有限公司
IPC: H01L29/78 , H01L29/792 , H01L29/788 , H01L21/336
Abstract: 本发明提供了一种背栅调制器件及其制备方法、存储器、逻辑器件，其中背栅调制器件可包括但不限于硅衬底、ONO层、单晶硅层、栅极、第一侧墙、第二侧墙、第一源漏极及第二源漏极。ONO层填充于硅衬底上形成的空腔内，单晶硅层形成于ONO层上，栅极形成于单晶硅层上，第一侧墙环绕在栅极的侧壁周围，设置于单晶硅层上，第二侧墙环绕在第一侧墙的侧壁周围，设置于单晶硅层上；第一源漏极设置于硅衬底上，处于单晶硅层的一旁侧；第二源漏极设置于硅衬底上，处于单晶硅层的另一旁侧。本发明能够根据实际需要通过牺牲层和衬底的厚度灵活地控制单晶硅层和ONO结构的厚度，从而最大程度地发挥出背栅调制器件的性能，并能够有效降低器件成本。
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公开(公告)号：CN113517349A
公开(公告)日：2021-10-19
申请号：CN202110798892.4
申请日：2021-07-15
Applicant: 广东省大湾区集成电路与系统应用研究院 , 澳芯集成电路技术(广东)有限公司
IPC: H01L29/78 , H01L23/544 , H01L21/66 , G01R27/08 , G01R31/26
Abstract: 本发明公开了一种鳍式场效应晶体管源漏寄生电阻分解结构及测试结构，其可实现源漏寄生电阻分开提取，便于进行测试操作，鳍式场效应晶体管包括鳍、分布于鳍的栅极区、源漏极区、接触层、分布于源漏极区两侧的延伸层，相邻两个栅极区之间设置有一个接触层，源漏寄生电阻包括串联的源漏接触电阻、外延生长电阻、延伸电阻、栅极驱动信道电阻，用于对源漏寄生电阻进行测试的测试结构，选取若干个接触层之间的区域作为总测试区，总测试区一端的接触层与驱动电流源连接，另一端的接触层接地，总测试区包括至少三个不同测试区间，不同测试区间通过接触层分隔，且每个测试区间两侧的接触层为电压测试点，不同测试区间的鳍长度沿鳍方向依次递增。
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公开(公告)号：CN113253089B
公开(公告)日：2021-09-14
申请号：CN202110798564.4
申请日：2021-07-15
Applicant: 广东省大湾区集成电路与系统应用研究院 , 澳芯集成电路技术(广东)有限公司
Abstract: 本发明公开了一种鳍式场效应晶体管源漏寄生电阻萃取方法，其可避免漏电流严重的问题出现，可提高源漏寄生电阻提取准确性，该方法包括：将源漏寄生电阻分解为若干分解寄生电阻，根据分解寄生电阻的分布情况，划分不同测试区间，基于开尔文测试结构测量不同测试区间的源漏寄生电阻，测量不同测试区间的鳍长度，基于直线方程、不同测试区间的源漏寄生电阻、鳍长度，计算获取分解寄生电阻。
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Patent Agency Ranking
公开(公告)号：CN113284840A
公开(公告)日：2021-08-20
申请号：CN202110769920.X
申请日：2021-07-08
Applicant: 广东省大湾区集成电路与系统应用研究院 , 澳芯集成电路技术(广东)有限公司
IPC: H01L21/762 , H01L21/768 , H01L21/027 , H01L21/50 , H01L21/60 , H01L25/07
Abstract: 本发明涉半导体技术领域,公开了一种基于键合工艺的FD‑SOI的背面深沟道隔离工艺，通过在在第一芯片的最上层的金属连线层制作M个第一键合Pad、在第二芯片的最上层的金属连线层制作M个第二键合Pad，然后将第一芯片和第二芯片对准键合，使第一芯片上的M个第一键合Pad与第二芯片上的M个第二键合Pad一一电连接，可以减小集成第一芯片和第二芯片时所需用的面积，另外第一芯片中的隔离沟槽和第二芯片中的隔离沟槽上下设置，减小隔离沟槽占整体芯片面积的比例，进而能够减小芯片面积；最后第二芯片在制作通孔层时同时制做深沟道隔离，从而大幅降低芯片制造的成本和周期，同时由浅沟道隔离进化到深沟道隔离增强了芯片器件的隔离效果。
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公开(公告)号：CN113031388A
公开(公告)日：2021-06-25
申请号：CN202110218077.6
申请日：2021-02-26
Applicant: 广东省大湾区集成电路与系统应用研究院 , 澳芯集成电路技术(广东)有限公司
Abstract: 本申请涉及集成电路设计领域，具体涉及一种光学邻近效应修正中散射条的嵌入方法，包括以下步骤：获取集成电路上主图形的数据；根据所述数据依次插入虚拟图形以及散射条；根据所述散射条的长度和宽度筛选出产生多余图形的散射条；将筛选出的所述散射条截断成若干散射条段；执行光学邻近效应修正的步骤。通过将产生多余图形的散射条进行截断，大大降低了多余图形的曝出率，同时还提高了主图形的分辨率，提高了产品的良率。
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公开(公告)号：CN112926821A
公开(公告)日：2021-06-08
申请号：CN202110065960.6
申请日：2021-01-18
Applicant: 广东省大湾区集成电路与系统应用研究院 , 澳芯集成电路技术(广东)有限公司
Abstract: 本发明公开了一种基于制程能力指数预测晶圆良率的方法，具体包括以下步骤：S1：定义参数：定义线上量测参数制程能力指数(Inline CPK)、定义晶圆特性参数制程能力指数(WAT CPK)、定义缺陷参数制程能力指数(Defect CPK)；S2：取得晶圆生产周期(Cycle Time)；S3：计算参数指数：计算线上量测参数指数(Inline index)、计算晶圆特性参数指数(WAT index)、计算缺陷参数指数(Defect index)；S4：建立良率预测模型：用逻辑回归分析(Logistic RegressionAnalysis)来建立良率预测模型(Yield Forecast Model)；S5：验证预测模型(Verify Model)；S6：得到最后良率预测结果(Yield Prediction)。与现有技术相比，本发明具有以下有益的技术效果：利用数学演算法来预测晶圆良率，提高了预测精度，方便工作人员及时掌握晶圆生产过程的状况，并及时调整生产机台机况，以提升晶圆良率，增加生产效率。
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公开(公告)号：CN112818629A
公开(公告)日：2021-05-18
申请号：CN202011632476.9
申请日：2020-12-31
Applicant: 广东省大湾区集成电路与系统应用研究院 , 澳芯集成电路技术(广东)有限公司
IPC: G06F30/398
Abstract: 本发明涉及一种平面晶体管的设计准则及平面晶体管，包括：使用优先方法将关键的设计准则进行评估并划分成4个级别；对所述设计准则优先级排序的第一级别为：新规则；对所述设计准则优先级排序的第二级别为：区域关键规则；对所述设计准则优先级排序的第三级别为：设计关键规则；对所述设计准则优先级排序的第四级别为：产量关键规则；所述第一级别的优先级最高，所述第四级别的优先级最低；使用优先方法评估所述设计准则以及所述设计准则设计的创新的设计布局，将所述平面晶体管的设计准则和设计架构达到最佳化。
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公开(公告)号：CN113725353B
公开(公告)日：2024-05-03
申请号：CN202111032793.1
申请日：2021-09-03
Applicant: 广东省大湾区集成电路与系统应用研究院 , 锐立平芯微电子(广州)有限责任公司
Abstract: 本发明提供了一种MTJ器件及其制作方法以及MRAM，该MTJ器件包括：衬底；设置在所述衬底上的叠层结构，所述叠层结构具有多层依次层叠的功能层；所述叠层结构包括：第一部分MTJ、第二部分MTJ和第三部分MTJ；所述第一部分MTJ中任一所述功能层的延伸方向与所述第三部分MTJ中同一所述功能层的延伸方向平行，且垂直于所述第二部分MTJ中同一所述功能层的延伸方向；所述第一部分MTJ中任一所述功能层与所述第三部分MTJ中同一所述功能层位于所述第二部分MTJ中同一所述功能层的两侧。应用本发明技术方案，在提高集成度的同时，提高了器件存储性能以及可靠性。
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