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公开(公告)号：CN113406397B
公开(公告)日：2022-07-08
申请号：CN202110802223.X
申请日：2021-07-15
Applicant: 中国科学院上海微系统与信息技术研究所
IPC: G01R27/26
Abstract: 本发明提供一种低温固体介电常数测量方法，通过测试装置对具有待测固体介质的平板电容器进行降温，通过电容测量仪测量电容值，以及通过热应力仿真获得形变量，从而结合电容值及形变量，进行数据处理，可获得固体介质层在测试温度下的介电常数。本发明通过原位电容测量与低温形变仿真相结合的方式，可精确测试固体介质层在低温环境下的介电常数，测试方法简便，在低温环境下可行；采用开尔文四探针法测量电容值减小测试误差；通过热应力分析软件进行实体建模仿真分析，可使低温固体介电常数的计算更加准确；通过设计多组不同尺寸规格的平板电容器可得到多组电容值，经过数据处理，可进一步的减小测量误差。
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公开(公告)号：CN111463342B
公开(公告)日：2022-03-25
申请号：CN202010222784.8
申请日：2020-03-26
Applicant: 中国科学院上海微系统与信息技术研究所
Abstract: 本申请提供一种纳米超导量子干涉器件及其制备方法，该纳米超导量子干涉器件包括：自下而上形成于衬底上的第一电极、纳米侧壁结构以及第二电极；其中，纳米侧壁结构包括竖直于所述第一电极和所述第二电极之间的第一侧壁和第二侧壁，所述第一侧壁和所述第二侧壁的两端分别连接所述第一电极和所述第二电极，形成两个并联的纳米桥结。本申请的纳米超导量子干涉器件通过原子在刻蚀过程中的再沉积原理，形成竖直于衬底的纳米侧壁结构，以形成竖直于衬底的超导环，具有尺寸小、可阵列化、可大规模集成等优点。
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公开(公告)号：CN113987993A
公开(公告)日：2022-01-28
申请号：CN202111249698.7
申请日：2021-10-26
Applicant: 中国科学院上海微系统与信息技术研究所
IPC: G06F30/392 , G06F119/02
Abstract: 本发明公开了一种超导集成电路的功耗分析方法和装置、存储介质和终端，其中方法包括：获取原理图数据和版图数据，基于原理图数据对待分析电路中的耗能器件进行仿真获取耗能器件的功耗数据，并获取所有耗能器件与对应时间功耗的映射关系；基于版图数据对版图进行重建获取重建版图，基于所属单元门的源点坐标和旋转方向分别获取所有耗能器件的绝对坐标；将所有耗能器件与对应时间功耗的映射关系和所有所述耗能器件的绝对坐标进行匹配，获取待分析电路的功耗等高线数据，并对功耗等高线数据进行渲染获取所述待分析电路的功耗分析结果。即本发明方法可用于辅助超导集成原理图、版图设计，优化超导集成电路的功耗设计，提高超导集成电路设计的可靠性。
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公开(公告)号：CN113447795A
公开(公告)日：2021-09-28
申请号：CN202110716594.6
申请日：2021-06-28
Applicant: 中国科学院上海微系统与信息技术研究所
IPC: G01R31/28
Abstract: 本发明提供一种超导单磁通量子电路的测试系统及方法，包括：至少两部分待测电路，及与各待测电路一一对应的偏置参考电路；各待测电路依次连接，后级待测电路的输入端连接前级待测电路的输出端；各待测电路与对应的偏置参考电路接收同一偏置信号，通过所述偏置参考电路的输出信号调整对应偏置信号。本发明的超导单磁通量子电路的测试系统及方法单输入单输出，测试较为快捷方便，且有一定的复杂度，比较容易测出偏置信号但又不至于使得偏置信号的工作范围太大而没有参考意义；本发明为大规模电路的测试的偏置调节提供了参考，能极大地提高测试效率。
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公开(公告)号：CN113098435A
公开(公告)日：2021-07-09
申请号：CN202110367341.2
申请日：2021-04-06
Applicant: 中国科学院上海微系统与信息技术研究所
IPC: H03H9/72 , G01R31/3181
Abstract: 本发明提供一种超导高频降频模块和方法，接收高频时钟信号，将所述高频时钟信号转换成降频时钟子信号和二倍时钟信号，基于二倍时钟信号进行复位，对测试信号进行周期性选择抽样，从而将所述测试信号转换为降频测试信号；本发明还提供一种超导高频测试系统和方法基于线性反馈移位寄存器进行实现；本发明的电路结构相对比较简单；可以实现持续性的高频测试，更符合待测电路的实际工作情况；数据降频系统通过对输出的GHz级别的高频信号进行降频处理，将频率降低到KHz级别，可以直接输出，简化了整个测试系统。
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Patent Agency Ranking
公开(公告)号：CN110246762B
公开(公告)日：2021-04-02
申请号：CN201910506664.8
申请日：2019-06-12
Applicant: 中国科学院上海微系统与信息技术研究所
IPC: H01L21/3213
Abstract: 本发明提供一种金属侧壁的制备方法及器件结构，所述制备方法包括：提供一衬底，并于所述衬底的上表面由下至上依次形成金属薄膜层及掩膜图形层，其中所述掩膜图形层暴露出部分所述金属薄膜层；以所述掩膜图形层为刻蚀掩膜，采用离子束刻蚀工艺对所述金属薄膜层进行刻蚀，以于所述金属薄膜层中形成刻蚀沟槽，同时利用刻蚀过程中金属原子的再沉积于所述掩膜图形层的侧壁表面形成金属侧壁；对所述金属侧壁进行掩膜去除处理，以去除所述金属侧壁外表面的掩膜图形层。通过本发明解决了现有采用光刻工艺或剥离工艺制备金属侧壁时因受限于光刻精度无法制备出超薄金属侧壁的问题。
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公开(公告)号：CN111682022A
公开(公告)日：2020-09-18
申请号：CN202010396987.9
申请日：2020-05-12
Applicant: 中国科学院上海微系统与信息技术研究所
Abstract: 本发明涉及一种基于异层JTL布局布线的超导集成电路设计方法，包括以下步骤：对单元库的单元数据接口进行割分偏置圈的处理，并留出通孔的位置；按照电路逻辑原理图对逻辑单元层上的单元进行布局摆设；采用逻辑单元层的JTL和分路单元进行每个单元的时钟线连接；使用位于与所述逻辑单元层不在同一层的横向JTL布线层和纵向JTL布线层的JTL对每个单元进行数据连接，其中，所述横向JTL布线层的JTL作为单元之间数据横向的布线单元，所述纵向JTL布线层的JTL作为单元之间数据纵向的布线单元，上层的JTL与下层的单元数据接口的位置通过调用通孔实现连接。本发明解决了JTL不利于布线的缺点。
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公开(公告)号：CN110246762A
公开(公告)日：2019-09-17
申请号：CN201910506664.8
申请日：2019-06-12
Applicant: 中国科学院上海微系统与信息技术研究所
IPC: H01L21/3213
Abstract: 本发明提供一种金属侧壁的制备方法及器件结构，所述制备方法包括：提供一衬底，并于所述衬底的上表面由下至上依次形成金属薄膜层及掩膜图形层，其中所述掩膜图形层暴露出部分所述金属薄膜层；以所述掩膜图形层为刻蚀掩膜，采用离子束刻蚀工艺对所述金属薄膜层进行刻蚀，以于所述金属薄膜层中形成刻蚀沟槽，同时利用刻蚀过程中金属原子的再沉积于所述掩膜图形层的侧壁表面形成金属侧壁；对所述金属侧壁进行掩膜去除处理，以去除所述金属侧壁外表面的掩膜图形层。通过本发明解决了现有采用光刻工艺或剥离工艺制备金属侧壁时因受限于光刻精度无法制备出超薄金属侧壁的问题。
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公开(公告)号：CN107704649A
公开(公告)日：2018-02-16
申请号：CN201710727195.3
申请日：2017-08-23
Applicant: 中国科学院上海微系统与信息技术研究所
IPC: G06F17/50
CPC classification number: G06F17/5036
Abstract: 本发明提供一种约瑟夫森结电路模型和超导集成电路结构及建立方法，所述电路模型建立方法包括：在仿真软件中定义nano-bridge约瑟夫森结的结类型定义语句，并根据结类型定义语句建立初级电路模型；对初级电路模型进行测试，得到相应测试曲线；提供一基于nano-bridge约瑟夫森结的超导器件，并通过对其进行测试，得到相应测试曲线；通过将得到的测试曲线进行对比拟合，并根据对比拟合结果修改初级电路模型，进而得到所述电路模型。通过本发明所述结构和建立方法，解决了现有仿真软件中没有nano-bridge约瑟夫森结电路模型及无法使用nano-bridge约瑟夫森结实现超导集成电路设计的问题。
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公开(公告)号：CN114814423B
公开(公告)日：2025-05-13
申请号：CN202210420508.1
申请日：2022-04-20
Applicant: 中国科学院上海微系统与信息技术研究所
IPC: G01R31/00
Abstract: 本发明提供一种超导逻辑器件时序参数的测量电路，包括第一输入接口单元、输出接口单元、分路器单元、至少两个第一缓冲器单元、至少一个第二缓冲器单元、至少一个第三缓冲器单元及至少两个第四缓冲器单元；分路器单元的输入端通过级联的至少两个第一缓冲器单元连接至第一输入接口单元，第一输出端通过至少一个第二缓冲器单元连接至待测逻辑器件的数据端，第二输出端通过至少一个第三缓冲器单元连接至待测逻辑器件的时钟端；待测逻辑器件的输出端通过级联的至少两个第四缓冲器单元连接至输出接口单元；其中，第二缓冲器单元和第三缓冲器单元的数量相同。通过本发明提供的测量电路，解决了现有技术中无此种测量电路的问题。
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