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公开(公告)号：CN102340668A
公开(公告)日：2012-02-01
申请号：CN201110294977.5
申请日：2011-09-30
Applicant: 上海交通大学
Abstract: 本发明涉及一种基于可重构技术的MPEG2亮度插值的实现方法，包括以下步骤：首先，进行算法分析，根据MPEG2亮度插值的定义设计出DFG，得到算法的数据传输需求；其次，根据算法分析的结果和可重构阵列的架构，对数据流图进行分割和映射，设计出最优的数据传输的方案；然后，根据上面两步的结果，利用配置工具，生成可重构阵列的配置字；最后，通过ARM处理器将配置信息载入到可重构阵列的配置信息存储器中，以此将可重构阵列配置成为一个专用于执行MPEG2亮度插值的加速模块。本发明优于纯软件的方式，可以更好的满足视频解码的实时性要求，可以大大的节省开发时间和开发费用，实用性很高。
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公开(公告)号：CN119149048A
公开(公告)日：2024-12-17
申请号：CN202411390459.7
申请日：2024-09-30
Applicant: 上海交通大学
Abstract: 本发明公开了一种同态加密编译器的基于整数线性规划的规模管理方法，涉及云计算领域。本发明将RNS‑CKKS的规模管理问题形式化为一个整数线性规划问题，从而可以用现有的数学方法进行求解。通过本发明提出的规模管理方法，程序员在编程时可以忽略规模管理的需求，由编译器自动进行管理，不需要程序员介入；相较于现有的同态加密编译器中的规模管理方法，本发明提出的方法可以在更短的时间生成性能更好的程序，有助于推广同态加密的使用。
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公开(公告)号：CN117319325A
公开(公告)日：2023-12-29
申请号：CN202311277720.8
申请日：2023-09-28
Applicant: 上海交通大学
IPC: H04L49/109 , H04L49/112 , H04L49/111 , H04L49/25 , H04L45/247 , H04L45/18
Abstract: 本发明提供了一种基于逃逸虚拟通道的三维片上网络无死锁路由系统及方法，包括：三维片上网络的虚拟通道配置结构：顶层路由器节点的各个方向具有大于等于2条的虚拟通道，1条虚拟通道为逃逸虚拟通道；有源中介层具有大于等于1条虚拟通道；数据包传输选择模块：选择芯片内数据包、跨芯片数据包的传输方式；其中芯片内数据包使用芯片内部的本地路由器进行传输；跨芯片数据包通过本地边界路由器向下传输至有源中介层，通过有源中介层传输至目的芯片下方，再向上传输进入目的芯片。在具有相同数量虚拟通道时，本发明对虚拟通道的高利用率提高了网络的传输速率。
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公开(公告)号：CN111260048B
公开(公告)日：2023-09-01
申请号：CN202010038189.9
申请日：2020-01-14
Applicant: 上海交通大学
IPC: G06N3/063 , G06N3/048 , G06N3/0442 , G06N3/08
Abstract: 本发明公开了一种基于忆阻器的神经网络加速器中激活函数的实现方法，包括：改造传统的CORDIC算法(改造后的算法称为RRAM‑CORDIC算法)，使其适合于用忆阻器阵列来运算，然后改造忆阻器阵列电路，使其适合于执行RRAM‑CORDIC算法，从而能够运算超越函数，从而能够运算激活函数。本发明的有益效果在于，通过RRAM‑CORDIC算法可以实现各种基于RRAM的激活函数计算，可以根据对精度、运算速度和互连方式与所需要计算的激活函数的种类等需求进行选择，消除了实现超越函数的CMOS电路，可以用更多的计算资源交换矩阵向量乘，从而在RRAM中大大提高了运算效率。
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公开(公告)号：CN115904507A
公开(公告)日：2023-04-04
申请号：CN202211411460.4
申请日：2022-11-11
Applicant: 上海交通大学
Abstract: 本发明提供了一种面向CGRA的多精度小面积SIMD运算系统、方法、介质及设备，包括编码模块、累加模块和溢出处理模块，编码模块由编码单元、选择器和解码选择单元组成，通过基于Booth算法进行编码操作，并基于模式选择进行数据的解码得到部分积结果；累加模块由多块部分积压缩组成，基于模式选择将不同块的部分积压缩结果进行求和拼接；溢出处理模块通过将累加模块结果进行溢出处理，得到最后的截位数据。本发明的工作精度可以配置，能够支持目前主流的32比特和8比特位宽神经网络应用的高速部署工作，拥有较高的资源利用率，另外通过三级流水的方式进行数据运算处理，保证了1GHz的工作频率。
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Patent Agency Ranking
公开(公告)号：CN109918339B
公开(公告)日：2023-03-10
申请号：CN201910134103.X
申请日：2019-02-22
Applicant: 上海交通大学
IPC: G06F15/80
Abstract: 本发明公开了一种针对粗粒度可重构结构的基于相似性的指令压缩方法，涉及计算机指令优化领域，包括1)利用原有的粗粒度可重构编译技术得到数据流图；2)通过原有的粗粒度可重构资源感知映射方法对所述数据流图进行映射；3)通过映射算法和基本指令集结构，对所述数据流图的映射结果进行指令优化配置；4)根据所述基本指令集结构，制定指令优化规则，针对每一个运算单元的指令进行分割，提取并压缩后存入全局指令存储器中；5)根据所述指令优化规则，设计指令存储控制器；6)通过所述指令存储控制器读取所述全局指令存储器中的指令编码，执行指令。本发明应用领域广泛，在指令传输过程中具有更高的性能和面积及功耗优势。
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公开(公告)号：CN111669137B
公开(公告)日：2022-02-11
申请号：CN202010345198.2
申请日：2020-04-27
Applicant: 上海交通大学
Abstract: 本发明提供了一种自适应可变增益延时放大器，其包括：双路自适应脉冲收缩电路，用于接收两路脉冲信号，并在两路脉冲信号的延时大于阈值时对两路脉冲信号之间的延时进行收缩，使其延时适配于所述可变增益延时放大电路的输入可变范围；可变增益延时放大电路，基于RS锁存器的亚稳态效应对所述双路自适应脉冲收缩电路输出的双路脉冲信号的延时进行放大。本发明提供的延时放大器的实现和控制方式，具有结构简单、增益可控、稳定性强的优点；采用双路自适应脉冲收缩单元对输入进行预处理的方式，线性区间与动态增益的提升，且增益可控。
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公开(公告)号：CN112613598A
公开(公告)日：2021-04-06
申请号：CN202011454516.5
申请日：2020-12-10
Applicant: 上海交通大学
Abstract: 本发明公开了一种基于FPGA模拟的阻变神经网络加速器评估方法，涉及存算一体体系结构领域，包括存算一体通用指令集的编译、架构模型的建立、加速器的软硬件实现以及深度神经网络的性能评估。为加快仿真速度，本文通过分析现有阻变神经网络加速器的架构通用性，利用FPGA资源的高度并行性和运行时指令驱动的灵活模拟方式，通过对有限硬件资源的分时复用，支持主流阻变神经网络加速器架构和指令集的功能模拟，并针对主流网络给出详尽的性能评估。相比传统的硬件模拟器，本发明可以在不修改硬件结构的前提下支持更多神经网络的映射和性能评估；相比传统的软件模拟器，针对深度神经网络，本发明大大缩短了仿真时间。
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