公开(公告)号：CN112613598A

公开(公告)日：2021-04-06

申请号：CN202011454516.5

申请日：2020-12-10

Applicant: 上海交通大学

Inventor： 景乃锋 ,  石永泉 ,  孙永帅 ,  蒋剑飞 ,  绳伟光 ,  贺光辉 ,  王琴

IPC: G06N3/04 ,  G06N3/063 ,  G06F15/78

Abstract: 本发明公开了一种基于FPGA模拟的阻变神经网络加速器评估方法，涉及存算一体体系结构领域，包括存算一体通用指令集的编译、架构模型的建立、加速器的软硬件实现以及深度神经网络的性能评估。为加快仿真速度，本文通过分析现有阻变神经网络加速器的架构通用性，利用FPGA资源的高度并行性和运行时指令驱动的灵活模拟方式，通过对有限硬件资源的分时复用，支持主流阻变神经网络加速器架构和指令集的功能模拟，并针对主流网络给出详尽的性能评估。相比传统的硬件模拟器，本发明可以在不修改硬件结构的前提下支持更多神经网络的映射和性能评估；相比传统的软件模拟器，针对深度神经网络，本发明大大缩短了仿真时间。

公开(公告)号：CN112613598B

公开(公告)日：2023-04-07

申请号：CN202011454516.5

申请日：2020-12-10

Applicant: 上海交通大学

Inventor： 景乃锋 ,  石永泉 ,  孙永帅 ,  蒋剑飞 ,  绳伟光 ,  贺光辉 ,  王琴

IPC: G06N3/04 ,  G06N3/063 ,  G06F15/78

Abstract: 本发明公开了一种基于FPGA模拟的阻变神经网络加速器评估方法，涉及存算一体体系结构领域，包括存算一体通用指令集的编译、架构模型的建立、加速器的软硬件实现以及深度神经网络的性能评估。为加快仿真速度，本文通过分析现有阻变神经网络加速器的架构通用性，利用FPGA资源的高度并行性和运行时指令驱动的灵活模拟方式，通过对有限硬件资源的分时复用，支持主流阻变神经网络加速器架构和指令集的功能模拟，并针对主流网络给出详尽的性能评估。相比传统的硬件模拟器，本发明可以在不修改硬件结构的前提下支持更多神经网络的映射和性能评估；相比传统的软件模拟器，针对深度神经网络，本发明大大缩短了仿真时间。