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公开(公告)号：CN108831516B
公开(公告)日：2020-10-23
申请号：CN201810657590.3
申请日：2018-06-20
Applicant: 长江存储科技有限责任公司
Abstract: 本发明提供了一种闪存存储器控制方法及闪存存储器控制装置。所述闪存存储器控制方法，包括如下步骤：获取分组编程次数，所述分组编程次数是若干待编程存储单元在分组编程过程中组间混叠程度保持在分组容限内的最大编程次数；判断所述待编程存储单元的剩余编程次数是否小于或等于所述分组编程次数，若是，则将若干所述待编程存储单元根据编程速度的不同进行分组；开始进行分组编程。本发明在减小编程误码率的同时，也能有效的提高编程速度，确保了闪存存储器的性能。
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公开(公告)号：CN110235111A
公开(公告)日：2019-09-13
申请号：CN201980000771.1
申请日：2019-04-30
Applicant: 长江存储科技有限责任公司
Abstract: 提供了一种包括闪存和闪存控制器的电子设备。闪存控制器耦合到闪存，并用于管理对闪存的数据存取。闪存控制器包括定时器、存储器和耦合到定时器和存储器的微控制器。定时器用于产生时钟中断。存储器用于在预定时间段内保持被编程到闪存中的数据的条目列表。在每个时钟中断时，微控制器用于写入被编程到闪存中的数据的条目以更新条目列表。
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公开(公告)号：CN110114878A
公开(公告)日：2019-08-09
申请号：CN201880005382.3
申请日：2018-05-24
Applicant: 长江存储科技有限责任公司
IPC: H01L27/1157 , H01L27/11578
Abstract: 公开了一种三维存储器器件的结构与方法。在一个示例中，存储器器件包括穿过交替导体/电介质堆叠而设置的多个垂直存储器串。各存储器串包括复合电介质层与隧穿式场效应晶体管的半导体层。隧穿式场效应晶体管的半导体层包括N型半导体层与P型半导体层。
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公开(公告)号：CN109103195A
公开(公告)日：2018-12-28
申请号：CN201811011692.4
申请日：2018-08-31
Applicant: 长江存储科技有限责任公司
IPC: H01L27/11563 , H01L27/1157 , H01L27/1158
Abstract: 本申请公开了一种三维存储器的制造方法，由该方法制成的存储器中，其每个沟道孔内的第一掺杂类型材料层和第二掺杂类型材料层作为对应存储串的各个存储单元的源极和漏极，同一存储串内的各个存储单元均可以通过源极和漏极实现电路通路，因而，通过同一沟道孔内的第一掺杂类型材料层和第二掺杂类型材料层能够将同一存储串内的各个存储单元形成并联结构。如此，在每个存储单元的栅极上施加较小的控制电压即可实现对存储单元的选通，而且，因同一存储串内的各个存储单元为并联结构。因而，该三维存储器的结构有利于降低三维存储器中的读取干扰、传输干扰和编辑干扰。
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公开(公告)号：CN108899323A
公开(公告)日：2018-11-27
申请号：CN201811014617.3
申请日：2018-08-31
Applicant: 长江存储科技有限责任公司
IPC: H01L27/1157 , H01L27/11578
Abstract: 本申请公开了一种半导体器件，该半导体器件中，其每个沟道孔内的第一掺杂类型材料层和第二掺杂类型材料层作为对应存储串的各个存储单元的源极和漏极，同一存储串内的各个存储单元均可以通过源极和漏极实现电路通路，因而，通过同一沟道孔内的源极和漏极能够将同一存储串内的各个存储单元形成并联结构。如此，在每个存储单元的栅极上施加较小的控制电压即可实现对存储单元的选通，而且，因同一存储串内的各个存储单元为并联结构。因而，该存储器的结构有利于降低存储器中的读取干扰、传输干扰和编辑干扰。此外，漏极与源极形成的PN结与电荷遂穿层可以零距离接触，从而减小了穿过PN结处的遂穿电流的衰减，进而提高了半导体器件的各种操作速率。
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Patent Agency Ranking
公开(公告)号：CN107562655A
公开(公告)日：2018-01-09
申请号：CN201710773983.6
申请日：2017-08-31
Applicant: 长江存储科技有限责任公司
IPC: G06F12/1036
Abstract: 本申请实施例公开了一种数据存储方法和装置，所述方法包括：获取非易失性存储器的第一存储空间的初始存储地址；从所述第一存储空间的初始存储地址开始计数并存储第一数据，每存储一个所述第一数据，均在存储该第一数据对应的存储地址上加1；所述第一存储空间的比特数大于所述第一数据的比特数；当计数达到预设次数时，将存储地址加预设数目，得到第二存储空间中的预设存储地址，以从所述第二存储空间中的预设存储地址开始计数并存储第二数据，第一存储空间中存储地址的标识和第二存储空间中存储地址的标识不同。
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公开(公告)号：CN107527919A
公开(公告)日：2017-12-29
申请号：CN201710772503.4
申请日：2017-08-31
Applicant: 长江存储科技有限责任公司
IPC: H01L27/1157 , H01L27/11578
CPC classification number: H01L27/1157 , H01L27/11578
Abstract: 本发明提供了一种3D NAND存储器件及其制造方法，该存储器件包括：基底、堆叠层、沟道孔、ONO层、N+漏极层以及P+源极层。通过N+漏极层与P+源极层形成电路通道，可见，多个本结构的存储单元之间，是并联的关系，这样就无需在字线WL上加载高电压的方式进行存储单元的选择，即，通过施加一个低电压即可实现数据的传输，降低了读取干扰和传输干扰，并且，通过开关管的通道电阻不会影响读操作中各个存储单元的串联电阻，使得本3D NAND存储器件的读取操作更精准。
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公开(公告)号：CN108832915B
公开(公告)日：2024-05-14
申请号：CN201811069756.6
申请日：2018-09-13
Applicant: 长江存储科技有限责任公司
Abstract: 本发明实施例公开了一种占空比校准电路，包括：延迟线、下降沿检测模块和相位插值模块；延迟线串联有多个子延迟线，每个子延迟线包括一个或多个串联且延迟时间相等的延时单元，前一个子延迟线中延时单元的延迟时间小于后一个子延迟线中延时单元的延迟时间；下降沿检测模块，用于根据待校准信号的频率从延迟线上获得待校准信号的多个延时信号，并根据待校准信号和每个延时信号检测待校准信号的下降沿，得到下降沿状态检测信号；相位插值模块，用于根据待校准信号和所述下降沿状态检测信号，获得校准后的信号。本发明能够满足在满足不同频率信号的占空比校准精度的情况下，减小电路的功耗和占用面积。
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公开(公告)号：CN113553213B
公开(公告)日：2022-11-04
申请号：CN202110795984.7
申请日：2021-07-14
Applicant: 长江存储科技有限责任公司
Abstract: 本申请提供了一种存储单元的数据读取方法、存储器、存储系统及存储介质，涉及半导体设计及制造领域，方法包括：在施加默认读电压的情况下，多次对处于高态的第一存储单元进行读取得到多个感测电压，其中高态为存储单元的阈值电压大于等于预设阈值的状态；将多个所述感测电压与预设的参考电压进行比较，以确定最终状态值；对所述第一存储单元施加所述最终状态值对应的读电压，以对所述第一存储单元进行读取。通过在片内选择性地进行读取，能够补偿部分或全部的阈值电压的偏移带来的影响，减少读取失败的次数，从而降低正确读取的时间，提高存储单元的数据读取效率。
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公开(公告)号：CN114822652A
公开(公告)日：2022-07-29
申请号：CN202210267733.6
申请日：2019-11-29
Applicant: 长江存储科技有限责任公司
Abstract: 本发明提供一种3D NAND存储器擦除时的电压控制方法，在真存储单元的字线的偏置电压处于擦除控制电压时，将阱掺杂区的偏置电压上升至擦除工作电压并保持所述擦除工作电压，在阱掺杂区的偏置电压上升至第一中间电压期间，将伪存储单元的字线的偏置电压保持在第一预设电压，而后，将伪存储单元的字线设置为浮置状态，其中，第一预设电压小于第一中间电压，这样，减小伪存储单元所在的字线的电压与相邻的真存储单元所在的字线的电压差，避免在真存储器单元所在的字线和伪存储器所在的字线之间产生隧穿，从而避免伪存储器单元阈值电压漂移，避免存储器单元串电流的降低，进而避免真存储器单元的读错误。
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