脉冲处理电路及倍频电路
    22.
    发明授权

    公开(公告)号:CN1215389C

    公开(公告)日:2005-08-17

    申请号:CN02147584.9

    申请日:2002-10-17

    Inventor: 神崎实

    CPC classification number: G06F7/68 H03K5/1515 H03K5/159 H03L7/0816 H03L7/0995

    Abstract: 在电源端子(VD)和输出端子(OUTB)之间分别串联连接PMOS晶体管(P1~Pn)和PMOS晶体管(P1’~Pn’),在输出端子(OUTB)与接地端子(G)之间分别串联连接NMOS晶体管(N1~Nn)和NMOS晶体管(N1’~Nn’),输入端子(S1~Sn)分别连接于PMOS晶体管(P1’~Pn’)及NMOS晶体管(N1~Nn)的栅极,同时分别通过逆变器(IV1~IVn),分别与PMOS晶体管(P1~Pn)及NMOS晶体管(N1’~Nn’)的栅极连接。由此,既使在增加了输入数时,也可以低电压工作,抑制耗电的增大。

    多相时钟生成电路和时钟倍增电路

    公开(公告)号:CN1439944A

    公开(公告)日:2003-09-03

    申请号:CN03106027.7

    申请日:2003-02-20

    Inventor: 神崎实

    CPC classification number: H03L7/0812 H03L7/0891 H03L7/16

    Abstract: 根据本发明,能够不对基准时钟频率设置制约,防止DLL电路的不正确锁定。通过检测多相时钟CK1~CK6的边沿的移动宽度,生成与从多相时钟Ck1到多相时钟CK6的延迟时间5τ对应的延迟时间检测信号DT1,根据这个延迟时间检测信号DT1,将Up1信号强制地输出到电荷泵电路CP1,并且抑制Down1信号的输出。

    多相时钟处理电路和时钟倍频电路

    公开(公告)号:CN1428678A

    公开(公告)日:2003-07-09

    申请号:CN02157083.3

    申请日:2002-12-24

    Inventor: 神崎实

    Abstract: 一种多相时钟处理电路和时钟倍频电路,由多相时钟直接生成倍频时钟。在电路块BL1中,在高电平电位HL和输出端子U1之间,串联连接PMOS晶体管P1和PMOS晶体管P1’,同时在低电平电位LL和输出端子U1之间,串联连接NMOS晶体管N1和NMOS晶体管N1’,在PMOS晶体管P1的栅极上输入时钟信号Ck1的反相信号Ck1B,同时在PMOS晶体管P1’的栅极上通过反相器IV1输入时钟信号Ck1的反相信号Ck1B,在NMOS晶体管N1的栅极上输入时钟信号Ck2,同时在NMOS晶体管N1’的栅极上通过反相器IV2输入时钟信号Ck2。

    脉冲处理电路及倍频电路
    26.
    发明公开

    公开(公告)号:CN1412636A

    公开(公告)日:2003-04-23

    申请号:CN02147584.9

    申请日:2002-10-17

    Inventor: 神崎实

    CPC classification number: G06F7/68 H03K5/1515 H03K5/159 H03L7/0816 H03L7/0995

    Abstract: 在电源端子VD和输出端子OUTB之间分别串联连接PMOS晶体管P1~Pn和PMOS晶体管P1’~Pn’,在输出端子OUTB与接地端子G之间分别串联连接NMOS晶体管N1~Nn和NMOS晶体管N1’~Nn’,输入端子S1~Sn分别连接于PMOS晶体管P1’~Pn’及NMOS晶体管N1~Nn的栅极,同时分别通过逆变器IV1~IVn,分别与PMOS晶体管P1~Pn及NMOS晶体管N1’~Nn’的栅极连接。由此,既使在增加了输入数时,也可以低电压工作,抑制耗电的增大。

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