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公开(公告)号：CN105072765B
公开(公告)日：2017-12-15
申请号：CN201510512992.0
申请日：2015-08-20
Applicant: 电子科技大学
IPC: H05B37/02
Abstract: 一种桥式LED恒流驱动芯片，属于半导体技术领域。包括4个高反向耐压恒流器件，第一高反向耐压恒流器件阳极与第四高反向耐压恒流器件阴极连接形成第一节点，第一高反向耐压恒流器件阴极与第二高反向耐压恒流器件阴极连接形成第二节点，第二高反向耐压恒流器件阳极与第三高反向耐压恒流器件阴极连接形成第三节点，第三高反向耐压恒流器件阳极与第四高反向耐压恒流器件阳极连接形成第四节点；第一节点和第三节点分别连接第一交流输入端和第二交流输入端，第二节点和第四节点分别连接第一直流输出端和第二直流输出端。本发明驱动芯片将整流和恒流功能结合在一起，简化了驱动电路的结构，可实现驱动系统的小型化，且进一步降低了成本。
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公开(公告)号：CN104638023B
公开(公告)日：2017-10-17
申请号：CN201510081048.4
申请日：2015-02-15
Applicant: 电子科技大学
IPC: H01L29/861 , H01L29/06 , H01L21/329
Abstract: 本发明提出了一种垂直型恒流二极管及其制造方法，属于半导体技术领域。本发明垂直型恒流二极管包括依次连接的元胞结构和终端结构，所述元胞结构由多个结构相同并依次连接的元胞组成，所述终端结构由截止环和多个依次连接的场限环组成，所述元胞在第一N型重掺杂区和N型轻掺杂外延层之间、嵌入第一P型扩散阱区上表面形成耗尽型沟道区，本发明垂直型恒流二极管采用耗尽型沟道区导电，使得耗尽型沟道区较JFET区先夹断，夹断电压低至5V以下；且当耗尽型沟道夹断后，电流大小不随电压的增大而增大，动态阻抗高，恒流能力好。
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公开(公告)号：CN104979214A
公开(公告)日：2015-10-14
申请号：CN201510238123.3
申请日：2015-05-12
Applicant: 电子科技大学
IPC: H01L21/336 , H01L21/266 , H01L29/06
CPC classification number: H01L29/66477 , H01L21/266 , H01L29/0634
Abstract: 本发明提供了一种超结结构的制备方法，属于半导体工艺制造技术领域。包括以下步骤：1)在衬底上制备第一N型外延层；2)采用多次高能离子注入工艺，在第一N型外延层需要制作P型柱的区域注入P型杂质，形成第一注入区；3)在第一N型外延层和第一注入区上形成第二N型外延层；4)采用多次高能离子注入工艺，在第二N型外延层需要制作P型柱的区域注入P型杂质，形成第二注入区；5)重复步骤3)、4)的“外延-多次高能离子注入”过程，直到满足超结结构的耐压要求。本发明采用多次不同能量和剂量的高能离子注入实现了P、N条的注入，得到了P、N条宽较小的超结结构，克服了传统外延注入因高温退火推结导致的P条横扩严重。
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公开(公告)号：CN104638020A
公开(公告)日：2015-05-20
申请号：CN201510080599.9
申请日：2015-02-15
Applicant: 电子科技大学
IPC: H01L29/861 , H01L29/06 , H01L21/329
Abstract: 本发明提出了一种基于外延的垂直型恒流二极管及其制造方法，属于半导体功率器件技术领域。所述基于外延的垂直型恒流二极管包括依次连接的元胞结构和终端结构，所述元胞结构由多个结构相同并依次连接的元胞组成，所述终端结构由截止环和多个依次连接的场限环组成。本发明基于外延的垂直型恒流二极管采用与外延层掺杂类型相反的P型掺杂半导体材料作为衬底，使得所述垂直型恒流二极管的电流为空穴电流和电子电流两种载流子电流，增大了器件的电流密度；同时衬底辅助耗尽导电沟道区，削弱了引入PN结带来的夹断电压增加的缺陷，使器件的线性区更加陡峭。
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公开(公告)号：CN103579352A
公开(公告)日：2014-02-12
申请号：CN201310602790.6
申请日：2013-11-22
Applicant: 电子科技大学
CPC classification number: G06F17/5045
Abstract: 本发明涉及半导体技术，具体的说是涉及一种用于SOI高压PMOS器件的仿真电路及其仿真方法。本发明的一种用于SOI高压PMOS器件的仿真电路，包括PMOS管，其特征在于，所述PMOS管的漏极与可变电压源Vnh连接、衬底与固定电压源VHV连接、栅极与源极接地。本发明的有益效果为，高压PMOS管的源级与衬底之间的电势差始终为固定的应用高压电源电压VHV，该电势差大小等于衬底所加固定电压值，本发明提供的SOI高压PMOS管击穿电压仿真电路及方法弥补了常规仿真电路及测试方法中SOI高压PMOS管的源级与衬底之间的电势差随漏极所加电压Vnh变化而变化这一缺陷，与实际应用中SOI高压PMOS管的情况更加符合。本发明尤其适用于SOI高压PMOS器件的仿真。
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Patent Agency Ranking
公开(公告)号：CN101588358B
公开(公告)日：2012-06-27
申请号：CN200910023184.2
申请日：2009-07-02
Applicant: 西安电子科技大学
IPC: H04L29/06
Abstract: 本发明公开了一种主机入侵检测方法，主要解决现有技术误检率高和适应性差的问题。其检测步骤为：(1)采集主机特权进程的资源使用情况和系统调用序列；(2)将采集到的资源使用情况转化为信号数据，将采集到的系统调用序列转化为抗原数据；(3)对上述信号数据和抗原数据进行训练，得到信号数据检测规则和抗原信号的检测规则；(4)利用信号数据检测规则对信号数据进行检测，确定危险区域；(5)在危险区域内，检测抗原数据，如果抗原数据检测结果异常，则认为主机中存在入侵进程，从而暂停异常进程，并将异常情况记录到日志文件中。本发明具有误检率低和适应性强的优点，可用于在网络环境中对主机的监控。
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公开(公告)号：CN118470807A
公开(公告)日：2024-08-09
申请号：CN202410665361.1
申请日：2024-05-27
Applicant: 西安电子科技大学
IPC: G06V40/40 , G06V40/12 , G06T7/00 , G06T7/194 , G06N3/0464 , G06N3/0475
Abstract: 本发明提供指纹活体检测方法及装置，涉及生物特征识别技术领域。此方法包括：对真指纹图像进行前景提取和分割，得到各指纹分块图像；对真指纹图像或各指纹分块图像进行处理，得到扰动图像；将不同采集仪的假指纹图像输入CycleGAN模型，生成风格迁移图像；通过指纹分块图像、扰动图像和风格迁移图像，对构造的指纹活体检测网络模型进行训练，得到训练好的指纹活体检测网络模型；通过训练好的指纹活体检测网络模型，检测出对应的概率值。将包含有不同采集仪采集到的不同材料制作的假指纹图像、真扰动图像和各指纹分块图像放入构造的指纹活体检测网络模型中进行训练，提高指纹活体检测网络模型的泛化性能，以提高指纹活体检测的准确性。
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公开(公告)号：CN111914790B
公开(公告)日：2022-08-02
申请号：CN202010816048.5
申请日：2020-08-14
Applicant: 电子科技大学
IPC: G06V40/20
Abstract: 本发明公开了一种基于双摄像头的不同场景下实时人体转动角度识别方法，其实现成本低，且易实现，不容易受环境影响。本发明设置两个参数相同的摄像头，并通过两个摄像头分别获取人体的实时图像，然后使用人体骨骼关键点识别技术获取图像中人体的骨骼关键点坐标，最后根据左右摄像头得到的人体骨骼关键点坐标的差异，来计算出此时人体的相对转动角度。本发明能够适用于不同的应用场景，并且准确实时地获取人体转动角度。
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公开(公告)号：CN112083950B
公开(公告)日：2022-02-11
申请号：CN202010958716.8
申请日：2020-09-14
Applicant: 电子科技大学
IPC: G06F8/71
Abstract: 本发明公开了一种基于分支限界法的区块链共识节点待打包数据选取方法，包括以下步骤：S1、从P2P网络接收每个待打包数据，得到待打包数据的体积最大值、尘埃阈值和其对应的输出；S2、将未纳入区块且验证合法的待打包数据存储进待打包数据池；S3、从待打包数据池获取N个待打包数据，并计算单位激励值；S4、对N个待打包数据降序排列；S5、将排序后的待打包数据分为3个集合；S6、求解最大激励值；S7、将最大激励值对应的待打包数据打包进区块，实现区块链共识节点选取待打包数据；本发明解决了现有在采用PoW共识机制的区块链应用中，基于优先级来选择待打包数据打包进入区块，获得的结果不是全局最优解的问题。
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