半导体器件
    21.
    发明公开

    公开(公告)号:CN111293165A

    公开(公告)日:2020-06-16

    申请号:CN201910897839.2

    申请日:2019-09-23

    Inventor: 千大焕

    Abstract: 本公开提供一种半导体器件,该半导体器件包括:衬底、n-型层、多个沟槽、p型区域、p+型区域、n+型区域、栅电极、源电极和漏电极。半导体器件可以包括多个单位单元。多个单位单元中的单位单元可以包括:接触部分,在接触部分中,源电极与n+型区域接触;第一分支部分,在平面上设置在接触部分上方;以及第二分支部分,在平面上设置在接触部分下方,多个沟槽彼此间隔开并且在平面上以条带形状设置。

    半导体装置及其制造方法
    22.
    发明公开

    公开(公告)号:CN110416317A

    公开(公告)日:2019-11-05

    申请号:CN201811317090.1

    申请日:2018-11-07

    Inventor: 千大焕

    Abstract: 本发明涉及半导体装置及其制造方法。所述半导体装置包括:按顺序设置在衬底的第一表面上的第一n-型层、第二n-型层和n+型区域。沟槽设置在第二n-型层的侧表面上,p型区域设置在第二n-型层和沟槽之间,并且栅极电极设置在沟槽的底表面上。源极电极设置在n+型区域上,而漏极电极设置在衬底的第二表面上。第二n-型层包括按顺序设置在第一n-型层上的第一浓度层、第二浓度层、第三浓度层和第四浓度层。

    半导体器件
    23.
    发明公开

    公开(公告)号:CN109962110A

    公开(公告)日:2019-07-02

    申请号:CN201810593548.X

    申请日:2018-06-11

    Inventor: 千大焕

    Abstract: 本公开提供一种半导体器件,包括衬底、n‑型层、n+型区域、p型区域、p+型区域、栅极绝缘层、栅电极、源电极以及漏电极,其中,在平面图中,n+型区域设置在n‑型层的左侧和右侧,并且在平面图中配置为形成带状图案,其中,在平面图中,p+型区域设置在n+型区域的外表面上,并且在平面图中配置为形成带状图案,其中,在平面图中,在n+型区域的内表面上设置有p型区域,并且p型区域在平面图中沿n+型区域的长度方向以预定间隔分离。

    半导体器件及该半导体器件的制造方法

    公开(公告)号:CN109962109A

    公开(公告)日:2019-07-02

    申请号:CN201810590251.8

    申请日:2018-06-08

    Inventor: 千大焕

    Abstract: 本发明提供一种半导体器件,该半导体器件包括:n‑型层,设置在衬底的第一表面上;沟槽、n型区和p+型区,设置在n‑型层上;p型区,设置在n型区上;n+型区,设置在p型区上;栅绝缘层,设置在沟槽中;栅电极,设置在栅绝缘层上;源电极,设置在绝缘层、n+型区和p+型区上,该绝缘层设置在栅电极上;以及漏电极,设置在衬底的第二表面上。n型区包括第一部分和第二部分,第一部分与沟槽的侧表面接触并且平行于衬底的上表面延伸,第二部分与第一部分接触、与沟槽的侧表面隔开并且垂直于衬底的上表面延伸。

    半导体器件及其制造方法
    26.
    发明授权

    公开(公告)号:CN103904117B

    公开(公告)日:2018-05-08

    申请号:CN201310756195.8

    申请日:2013-12-13

    Abstract: 本发明提供一种半导体器件及其制造方法。根据本发明的半导体器件包括:n+型碳化硅衬底;设置在该n+型碳化硅衬底的第一表面上的第一p型柱状区和n‑型外延层;依次设置在n‑型外延层上的p型外延层和n+区;贯穿n+区和p型外延层且设置在n‑型外延层上的沟槽;设置在该沟槽内的栅极绝缘膜;设置在该栅极绝缘膜上的栅极;设置在该栅极上的氧化膜;设置在该p型外延层、n+区和氧化膜上的源极;以及位于n+型碳化硅衬底的第二表面上的漏极,其中第一p型柱状区设置在n‑型外延层内,并且第一P型柱状区设置在沟槽的下方且与沟槽间隔开。

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