公开(公告)号：CN105374398A

公开(公告)日：2016-03-02

申请号：CN201510097468.1

申请日：2015-03-05

Applicant: 株式会社东芝

Inventor： 滋贺秀裕 ,  白川政信 ,  阿部健一

IPC: G11C16/14 ,  G11C16/34

Abstract: 本发明的实施方式提供一种可提高动作可靠性的半导体存储装置。实施方式的半导体存储装置具备：多个存储单元晶体管MT，分别设于第1及第2层；多个字线WL，分別连接于设于所述第1层的所述存储单元晶体管之一及与之对应设于所述第2层的所述存储单元晶体管之一；第1位线，连接于第1层的存储单元晶体管MT；及第2位线，连接于第2层的存储单元晶体管MT。字线WL共通地连接于分别设于第1及第2层的存储单元晶体管MT。存储单元晶体管MT的数据删除是通过第1及第2删除动作以及第1及第2验证动作而执行。在第2验证动作时施加于第1位线的电压与施加于第2位线的电压不同。

公开(公告)号：CN104934061A

公开(公告)日：2015-09-23

申请号：CN201410454199.5

申请日：2014-09-05

Applicant: 株式会社东芝

Inventor： 白川政信

IPC: G11C16/06 ,  G11C16/10

Abstract: 本发明提供一种可提高动作速度的半导体存储装置。实施方式的半导体存储装置具备多个串单元、第1寄存器BS_REG、第2寄存器FS_REG、第3寄存器PS_REG、及控制电路14。串单元是积层多个存储存储单元而成且为NAND串的集合。第1寄存器BS_REG可保持表示串单元为不可使用串的信息。第2寄存器FS_REG可保持表示串单元验证失败的信息。第3寄存器PS_REG可保持表示串单元为通过验证的串的信息。控制电路基于第1至第3寄存器内的信息，而跳过对任一串单元的删除验证动作。

公开(公告)号：CN104934060A

公开(公告)日：2015-09-23

申请号：CN201410454147.8

申请日：2014-09-05

Applicant: 株式会社东芝

Inventor： 白川政信

IPC: G11C16/06 ,  G11C16/14 ,  G11C16/26

Abstract: 本发明提供一种可提高动作性能的半导体存储装置及存储器控制器。实施方式的半导体存储装置(100)包括：多个串单元SU，其是积层多个存储单元而成并且是NAND串的集合；区块BLK，其包含多个串单元SU，成为数据的抹除单位；以及寄存器(122)，其针对每个串单元SU保持抹除特性信息。寄存器(122)可将抹除特性信息输出至存储器控制器(200)。

公开(公告)号：CN104916315A

公开(公告)日：2015-09-16

申请号：CN201410453106.7

申请日：2014-09-05

Applicant: 株式会社东芝

Inventor： 白川政信 ,  原德正

IPC: G11C16/04

CPC classification number: G06F3/061 ,  G06F3/0634 ,  G06F3/0656 ,  G06F3/0659 ,  G06F3/0679 ,  G06F12/0875 ,  G06F13/16 ,  G06F2212/1016 ,  G06F2212/214 ,  G06F2212/452 ,  G06F2212/7203 ,  G06F2212/7207 ,  G11C7/1063 ,  G11C7/24 ,  G11C16/10 ,  G11C16/26

Abstract: 本发明提供一种可有效率地被控制的半导体存储装置。存储装置(1)包含：第一及第二存储单元阵列(CA0、CA1)；以及控制电路，其可输出第一信息与第二信息，该第一信息表示能否受理指示对第一存储单元阵列的访问的命令，该第二信息表示能否受理指示对第二存储单元阵列的访问的命令。

公开(公告)号：CN104658602A

公开(公告)日：2015-05-27

申请号：CN201410073379.9

申请日：2014-02-28

Applicant: 株式会社东芝

Inventor： 菱田智雄 ,  白川政信

IPC: G11C16/04 ,  H01L27/112

CPC classification number: G11C16/3427 ,  G11C16/0483 ,  G11C16/08

Abstract: 本发明涉及非易失性半导体存储装置及存储系统。提供可以管理不良区域的非易失性半导体存储装置、存储控制器及存储系统。具备阵列和对所述阵列进行控制的周边电路，所述阵列具备包括多个存储串的第1块和第2块，所述存储串包括能保持数据的n个存储单元；所述n条第1信号布线（CG）配置于所述第1块；所述m条第2信号布线（CG）配置于所述第2块，其中，n为自然数，m为自然数，n＞m。