公开(公告)号：CN111584632A

公开(公告)日：2020-08-25

申请号：CN201910716710.7

申请日：2019-08-05

Applicant: 株式会社东芝 ,  东芝电子元件及存储装置株式会社

Inventor： 加藤浩朗 ,  西胁达也 ,  大麻浩平 ,  西口俊史

IPC: H01L29/78 ,  H01L29/423 ,  H01L29/06

Abstract: 实施方式的半导体装置具备包括第1导电型的第1半导体层的半导体部、设置于半导体部上的第1电极、配置于在半导体部设置的沟槽的内部的控制电极、以及设置于半导体部上并与控制电极电连接的第2电极。控制电极具有：半导体部与第1电极之间的第1部分、半导体部与第2电极之间的第2部分及与第1及第2部分相连的第3部分。半导体部还包括第2导电型的第2半导体层、第1导电型的第3半导体层、及第2导电型的第4半导体层。第2半导体层设置于第1半导体层上，第3半导体层选择性地设置于第2半导体层与第1电极之间。第4半导体层选择性地设置于第2半导体层上，沿着第3部分及第2部分延伸，包含比第2半导体层高浓度的第2导电型杂质。

公开(公告)号：CN109509785A

公开(公告)日：2019-03-22

申请号：CN201810052145.4

申请日：2018-01-19

Applicant: 株式会社东芝 ,  东芝电子元件及存储装置株式会社

Inventor： 西胁达也 ,  一关健太郎 ,  相田喜久夫 ,  大麻浩平 ,  洪洪 ,  松叶博

IPC: H01L29/40 ,  H01L29/739 ,  H01L29/78

Abstract: 本发明的实施方式提供能够提高具有沟槽场板构造的纵型晶体管的耐压的半导体装置。实施方式的半导体装置具备：具有第1面和第2面的半导体层；第1电极；第2电极；在第1方向上延伸的多个第1沟槽；包围多个第1沟槽的第2沟槽；设置在第1沟槽中的栅极电极及第1场板电极；第1绝缘层，具有设置在第1沟槽中并具有第1膜厚的第1部分、具有比第1膜厚厚的第2膜厚的第2部分、和具有比第2膜厚厚的第3膜厚的第3部分；设置在第2沟槽中的第2场板电极；设置在第2沟槽中的第2绝缘层；设置在半导体层中的第1导电型的第1半导体区域、第2导电型的第2半导体区域、以及第2导电型的第3半导体区域。

公开(公告)号：CN105957889A

公开(公告)日：2016-09-21

申请号：CN201510556147.3

申请日：2015-09-02

Applicant: 株式会社东芝

Inventor： 大麻浩平 ,  高田贤治 ,  吉冈启 ,  矶部康裕 ,  洪洪

IPC: H01L29/772 ,  H01L29/778 ,  H01L29/20 ,  H01L29/423

CPC classification number: H01L29/42316 ,  H01L29/2003 ,  H01L29/207 ,  H01L29/404 ,  H01L29/42376 ,  H01L29/7786 ,  H01L29/772 ,  H01L29/778

Abstract: 本发明的实施方式提供一种能够减少电流崩塌，并且能够减少漏电流的半导体装置。半导体装置(1)具备：化合物半导体层(13)，设置在衬底(10)上；化合物半导体层(14)，设置在化合物半导体层(13)上，且带隙比化合物半导体层(13)大；以及栅极电极(17)，设置在化合物半导体层(14)上。栅极电极(17)的栅极长度比化合物半导体层(13)的厚度的2倍大，且为化合物半导体层(13)的厚度的5倍以下。

公开(公告)号：CN105826252A

公开(公告)日：2016-08-03

申请号：CN201510553389.7

申请日：2015-09-02

Applicant: 株式会社东芝

Inventor： 增子真吾 ,  高田贤治 ,  鬼泽岳 ,  矶部康裕 ,  大麻浩平

IPC: H01L21/78 ,  H01L21/31

CPC classification number: H01L23/562 ,  H01L21/78 ,  H01L23/3157 ,  H01L29/2003 ,  H01L29/7783 ,  H01L2924/0002 ,  H01L2924/00 ,  H01L21/31

Abstract: 本发明的实施形态提供一种能够抑制不良的发生的半导体装置及其制造方法。实施形态的半导体装置(10)包含：衬底(30)；氮化物半导体层(31)，其设置在衬底(30)上；以及保护层(51)，其覆盖氮化物半导体层(31)的侧面，且包含碳。