公开(公告)号：CN114429987A

公开(公告)日：2022-05-03

申请号：CN202210339389.7

申请日：2022-04-01

Applicant: 北京芯可鉴科技有限公司 ,  北京智芯微电子科技有限公司

Inventor： 余山 ,  赵东艳 ,  王于波 ,  陈燕宁 ,  付振 ,  刘芳 ,  王凯 ,  吴波 ,  邓永峰 ,  刘倩倩 ,  郁文

IPC: H01L29/423 ,  H01L29/40 ,  H01L29/78 ,  H01L21/336 ,  H01L21/28

Abstract: 本发明提供一种横向双扩散场效应晶体管、制作方法、芯片及电路。晶体管包括：SOI衬底，SOI衬底由下至上依次包括硅衬底、氧化层和上层硅；上层硅为具有两个坡面的凸台状梯形体结构；上层硅被划分为体区和漂移区，体区具有第一导电类型，漂移区具有第二导电类型；源极，形成于体区的上表面及体区的两个坡面的外沿；漏极，形成于漂移区的上表面及漂移区的两个坡面的外沿；二氧化硅层，形成于体区的上表面、漂移区的上表面以及漂移区的两个坡面上；栅极，形成于体区的两个坡面上；多晶硅场板，形成于漂移区的两个坡面上的二氧化硅层的表面。通过本发明提供的方法，能够提高栅极对沟道的控制能力，提高击穿电压。

公开(公告)号：CN114400184A

公开(公告)日：2022-04-26

申请号：CN202210296082.3

申请日：2022-03-24

Applicant: 北京芯可鉴科技有限公司 ,  北京智芯微电子科技有限公司

Inventor： 余山 ,  赵东艳 ,  王于波 ,  陈燕宁 ,  付振 ,  刘芳 ,  王凯 ,  吴波 ,  邓永峰 ,  刘倩倩 ,  郁文

IPC: H01L21/336 ,  H01L29/06 ,  H01L29/78

Abstract: 本发明涉及半导体领域，提供一种LDMOSFET晶体管的制作方法及LDMOSFET晶体管。所述方法包括：在硅衬底上形成第二掺杂类型的埋层，在第二掺杂类型的埋层上进行第一次外延掺杂形成第二掺杂类型的第一外延层；在第一外延层上进行第二次外延掺杂形成第一掺杂类型的第二外延层；对第一掺杂类型的第二外延层进行刻蚀去除第一部分的第二外延层，余留的第二部分的第二外延层构成第一掺杂类型的体区；在去除第一部分的第二外延层的区域进行第三次外延掺杂形成第二掺杂类型的漂移区；在漂移区内形成浅槽隔离区；形成源漏区和栅极结构。本发明采用三次外延掺杂工艺形成高压PN结，降低工艺难度和制作成本，提高器件的可靠性。

公开(公告)号：CN114373800A

公开(公告)日：2022-04-19

申请号：CN202210276656.0

申请日：2022-03-21

Applicant: 北京芯可鉴科技有限公司 ,  北京智芯微电子科技有限公司

Inventor： 余山 ,  赵东艳 ,  王于波 ,  陈燕宁 ,  付振 ,  刘芳 ,  王凯 ,  吴波 ,  邓永峰 ,  刘倩倩 ,  郁文

IPC: H01L29/06 ,  H01L29/40 ,  H01L29/78 ,  H01L21/336

Abstract: 本发明提供一种横向双扩散场效应晶体管、制作方法、芯片及电路。晶体管包括：衬底，衬底由上至下依次包括第一衬底层、第一氧化层、重掺杂层、第二氧化层和第二衬底层，第一衬底层和第一氧化层凸出于重掺杂层的表面，第一衬底层和第二衬底层具有第一导电类型，重掺杂层具有第二导电类型；第一衬底层内形成有阱区、体区、漂移区、源极、漏极和栅极；氧化隔离层，形成于第一衬底层和第一氧化层的两侧，且氧化隔离层的底部与重掺杂层接触；氧化隔离层外侧形成有重掺杂多晶硅区，重掺杂多晶硅区的底部与重掺杂层接触，重掺杂多晶硅区具有第二导电类型；重掺杂多晶硅区内形成有接电极。通过本发明提供的晶体管能够降低表面电场，提高击穿电压。

公开(公告)号：CN114335155A

公开(公告)日：2022-04-12

申请号：CN202210250839.5

申请日：2022-03-15

Applicant: 北京芯可鉴科技有限公司 ,  北京智芯微电子科技有限公司

Inventor： 余山 ,  赵东艳 ,  王于波 ,  陈燕宁 ,  付振 ,  刘芳 ,  王凯 ,  吴波 ,  邓永峰 ,  刘倩倩 ,  郁文

IPC: H01L29/06 ,  H01L29/78 ,  H01L21/336

Abstract: 本发明涉及半导体领域，提供一种LDMOS器件场板隔离介质层的制作方法及LDMOS器件。所述LDMOS器件场板隔离介质层的制作方法包括：在硅衬底上依次生长硅氧化物层和氮化物层；对氮化物层和硅氧化物层进行刻蚀处理形成刻蚀窗口；沿刻蚀窗口对硅衬底进行热氧化处理，以在硅衬底上生长硅氧化物牺牲层；去除硅氧化物牺牲层以在硅衬底上形成沉积槽；在沉积槽内沉积介质材料，以在硅衬底上形成介质层；对所述介质层进行平坦化处理。本发明通过热氧化形成的牺牲层，刻蚀牺牲层形成沉积槽，相对于现有STI工艺，对硅衬底没有损伤，因此不需要进行高温退火处理，且形成的场板隔离介质层的界面平整，平坦性好。

公开(公告)号：CN114335153A

公开(公告)日：2022-04-12

申请号：CN202210218730.3

申请日：2022-03-08

Applicant: 北京芯可鉴科技有限公司 ,  北京智芯微电子科技有限公司

Inventor： 余山 ,  赵东艳 ,  王于波 ,  陈燕宁 ,  付振 ,  刘芳 ,  王凯 ,  吴波 ,  邓永峰 ,  刘倩倩 ,  郁文

IPC: H01L29/06 ,  H01L29/423 ,  H01L29/78 ,  H01L21/336 ,  H01L21/28

Abstract: 本发明提供一种LDMOSFET器件、制备方法以及芯片，属于芯片技术领域。该LDMOSFET器件，包括：栅极，形成在半导体衬底上方；源极区，形成在栅极的一侧处；漏极区，形成在栅极的另一侧处；以及隔离区，形成在栅极之下，位于源极区与漏极区之间，栅极包括多段相连的栅极结构，隔离区包括多段微隔离区；微隔离区与栅极结构一一对应；两段微隔离区之间形成有第一导电类型的间隔区。通过改进栅极和隔离区的结构，并在两段微隔离区之间形成第一导电类型的间隔区，微隔离区与改进后的栅极能够承受更大的电压，能降低导通电阻；第一导电类型的间隔区与漂移区之间形成PN结，能够提高击穿电压，同时降低了导通电阻。

公开(公告)号：CN114220847A

公开(公告)日：2022-03-22

申请号：CN202210159453.3

申请日：2022-02-22

Applicant: 北京芯可鉴科技有限公司 ,  北京智芯微电子科技有限公司

Inventor： 余山 ,  赵东艳 ,  王于波 ,  陈燕宁 ,  付振 ,  刘芳 ,  王凯 ,  吴波 ,  邓永峰 ,  刘倩倩 ,  郁文

IPC: H01L29/06 ,  H01L29/78 ,  H01L21/336

Abstract: 本发明实施例提供一种LDMOSFET、制备方法及芯片和电路，所述LDMOSFET包括：衬底，所述衬底上设有外延层；所述外延层上方依次设有第一重掺杂N+离子、P型硅、N型硅及第二重掺杂N+离子；所述P型硅中设有轻掺杂N型离子，所述N型硅中设有轻掺杂P型离子。所述LDMOSFET不需要高能量离子注入，具有工艺简单，成本低的特点。

公开(公告)号：CN114171585A

公开(公告)日：2022-03-11

申请号：CN202210124399.9

申请日：2022-02-10

Applicant: 北京芯可鉴科技有限公司 ,  北京智芯微电子科技有限公司

Inventor： 余山 ,  赵东艳 ,  王于波 ,  陈燕宁 ,  付振 ,  刘芳 ,  王凯 ,  吴波 ,  邓永峰 ,  刘倩倩 ,  郁文

IPC: H01L29/06 ,  H01L29/78 ,  H01L21/336

Abstract: 本发明实施例提供一种LDMOSFET、制备方法及芯片和电路，为了实现上述目的，本发明实施例提供一种LDMOSFET，包括：衬底，所述衬底上设有埋层；所述埋层上方设有外延层；所述外延层上方设有高压P型阱和高压N型阱；所述高压N型阱上方依次设有第一N型漂移区、P型体区和第二N型漂移区，其中，所述第一N型漂移区、P型体区和第二N型漂移区中的至少一者的上表面有凸起。该LDMOSFET不仅有效的缩小了器件的尺寸，还大大提升了器件的性能。

公开(公告)号：CN113964188A

公开(公告)日：2022-01-21

申请号：CN202111571321.3

申请日：2021-12-21

Applicant: 北京芯可鉴科技有限公司 ,  北京智芯微电子科技有限公司 ,  国网信息通信产业集团有限公司

Inventor： 余山 ,  赵东艳 ,  王于波 ,  陈燕宁 ,  付振 ,  刘芳 ,  王凯 ,  吴波 ,  邓永峰 ,  刘倩倩 ,  郁文

IPC: H01L29/06 ,  H01L29/78 ,  H01L21/336

Abstract: 本发明涉及半导体技术领域，提供一种横向双扩散金属氧化物半导体场效应管及其制作方法。所述横向双扩散金属氧化物半导体场效应管，包括衬底、栅极区、源极区、漏极区、P型体区以及位于所述衬底上的N型阱区、P型阱区和N型漂移区，还包括：离子注入形成的P型漂移区；所述P型漂移区位于所述N型阱区内，所述P型漂移区与所述P型体区之间存在预设距离。本发明在N型阱区内增加P型漂移区，P型漂移区与N型阱区的接触面构成PN结，P型漂移区与N型漂移区形成双重RESURF结构，降低器件的表面电场，并且能够承担更高的击穿电压，维持较低的导通电阻。

公开(公告)号：CN113887025A

公开(公告)日：2022-01-04

申请号：CN202111088795.2

申请日：2021-09-16

Applicant: 北京智芯微电子科技有限公司 ,  北京芯可鉴科技有限公司 ,  国网信息通信产业集团有限公司 ,  国家电网有限公司 ,  国网福建省电力有限公司电力科学研究院

Inventor： 赵东艳 ,  陈燕宁 ,  刘芳 ,  付振 ,  王帅鹏 ,  王凯 ,  邓永峰 ,  郁文 ,  刘倩倩 ,  潘成 ,  林文彬

IPC: G06F30/20 ,  G06F119/04 ,  G06F119/06

Abstract: 本发明提供一种用于分析芯片老化的模拟仿真方法、装置及系统，属于芯片老化分析领域。所述方法包括：获取芯片上各器件的热网表和第一电网表；根据器件的热网表确定该器件在工作过程中的工作温度；根据器件的第一电网表获取该器件在工作温度下对应的电学参数；根据器件在工作温度下的电学参数，通过模拟仿真得到该器件老化后的性能参数；根据各器件的老化后的性能参数，通过模拟仿真得到所述芯片老化后的性能变化。基于热网表和第一电网表进行仿真得到各个器件在工作温度下老化后的电学参数，然后再根据老化后的电学参数仿真得到芯片老化后的性能参数，在进行芯片老化仿真时充分考虑不同器件各自的温度，使得老化仿真结果更准确。

公开(公告)号：CN119521737A

公开(公告)日：2025-02-25

申请号：CN202411532103.2

申请日：2024-10-30

Applicant: 北京智芯微电子科技有限公司

Inventor： 安铁雷 ,  陈燕宁 ,  刘芳 ,  余山 ,  王凯 ,  吴波 ,  郝幸雨 ,  李君建 ,  连亚军 ,  郁文 ,  刘倩倩

IPC: H10D62/10 ,  H10D84/85 ,  H10D84/03

Abstract: 本发明涉及半导体领域，提供一种延伸漏极MOS器件及制造方法、芯片。所述延伸漏极MOS器件包括：衬底、P型阱区、N型深阱区、浅槽隔离区、源区、漏区及栅极，浅槽隔离区包括第一浅槽隔离区、第二浅槽隔离区以及第三浅槽隔离区，第一浅槽隔离区位于栅极与漏区之间，第二浅槽隔离区位于漏区与衬底接口之间，第三浅槽隔离区位于源区与衬底接口之间；N型深阱区包括多个相互分离的子区段，多个子区段中的一个子区段与漏区纵向相接，多个子区段中的其它子区段与第一浅槽隔离区纵向相接。本发明将浅槽隔离区下方的分段的N型深阱区作为漂移区结构，提升了器件的击穿电压和安全工作区，该器件的制造方法与CMOS工艺完全兼容，降低了制造成本。