-
公开(公告)号：CN108648780B
公开(公告)日：2020-10-16
申请号：CN201711373726.X
申请日：2017-12-19
Applicant: 北京时代民芯科技有限公司 , 北京微电子技术研究所
IPC: G11C29/56
Abstract: 本发明一种存储器测试系统、方法及存储介质，该系统包括上位计算机、配置存储器、待测存储器、主控FPGA和验证FPGA。上位计算机通过对主控FPGA发送命令，实现对待测存储器的选择、配置、擦除操作；主控FPGA按照上位计算机命令要求，通过FPGA的内部选择逻辑，将待测存储器与串口、验证FPGA连接，并接收验证FPGA的配置完成管脚DONE信号的电平，对验证FPGA进行复位操作；配置存储器用于对主控FPGA进行配置。本发明可以满足用于FPGA配置的存储器电路在低温环境下长时间保温的测试要求，解决自动测试设备存在时间限制的问题。提高配置存储器在较长时间保持低温测试条件下的测试效率和准确性。
-
公开(公告)号：CN107425844B
公开(公告)日：2020-09-11
申请号：CN201710581051.1
申请日：2017-07-17
Applicant: 北京时代民芯科技有限公司 , 北京微电子技术研究所
IPC: H03K19/1776 , H03K19/17736 , H03K23/64
Abstract: 本发明提供一种适用于SRAM型FPGA的可配置时钟缓冲器，包括可配置时钟N分频电路M21、时序匹配电路M23、配置存储器M22和多路器M24。配置存储器M22接收FPGA输入的配置信息，当分频数信息为N时，可配置时钟N分频电路M21对外部输入时钟信号CLKIN进行N分频，并将分频后的时钟信号输出给多路器M24，当分频数信息为1时，时序匹配电路M23对外部输入时钟信号CLKIN进行时序调整，使其与可配置时钟N分频电路M21输出的时钟信号边沿对齐，将调整后的时钟信号输出给多路器M24，多路器M24将时钟传输给FPGA。本发明可实现任意倍数的时钟分频，时钟上升沿的延时大小与分频数N无关。
-
公开(公告)号：CN103840823B
公开(公告)日：2017-09-05
申请号：CN201410051652.8
申请日：2014-02-14
Applicant: 北京时代民芯科技有限公司 , 北京微电子技术研究所
IPC: H03K19/177
Abstract: 本发明涉及基于JTAG接口的宇航FPGA通用刷新电路的实现方法，该刷新电路设计有6个输入管脚、9个输出管脚，分别与PROM与FPGA的管脚连接，通过JTAG接口对SRAM型FPGA进行回读操作，确定FPGA型号并校验回读数据，若发生错误则从正确的数据源读取码流，从码流中截取有效部分，并通过JTAG接口将有效码流重新写入FPGA的内部配置位，从而完成配置存储器的刷新，通过本发明中的刷新电路，能够及时检测并纠正宇航用FPGA的单粒子翻转，消除宇航用FPGA发生空间单粒子翻转导致的功能故障，提高宇航FPGA空间应用可靠性。
-
公开(公告)号：CN105808489A
公开(公告)日：2016-07-27
申请号：CN201610103943.6
申请日：2016-02-26
Applicant: 北京时代民芯科技有限公司 , 北京微电子技术研究所
CPC classification number: G06F13/4072 , G06F13/4286 , G06F2213/0002
Abstract: 本发明提供一种适用于SRAM型FPGA的LVDS接收器，该接收器由差分输入级、差分辅助级、差分增益级与输出缓冲级组成。差分输入级将输入差分电压信号转换为差分输入电流信号，差分输出级输出与差分输入级的输入信号同相和反相电压信号，差分辅助级接收反相输出信号，将其转换为差分辅助电流信号，差分输入电流与差分辅助电流合并输出到差分增益级，差分增益级将接收到的电流信号转换为电压信号并放大，然后通过输出缓冲级输出，差分辅助级、差分增益级与输出缓冲级组成反馈回路，当差分输入电压极性改变时，利用反馈作用加快接收器的状态切换，使接收器具有更高的工作速度。此外，由于使用了自偏置结构，本发明不需要额外的偏置电路，减少了电路成本。
-
公开(公告)号：CN105741872A
公开(公告)日：2016-07-06
申请号：CN201610070791.4
申请日：2016-02-02
Applicant: 北京时代民芯科技有限公司 , 北京微电子技术研究所
Abstract: 适用于宇航用FPGA的加固配置存储器阵列及配置方法，其中配置存储器阵列采用DICE单元实现配置存储器阵列的单粒子加固，降低了单粒子对配置存储器阵列的影响。配置方法是在配置存储器阵列上电之前，通过列地址译码电路与帧数据寄存器使所有的配置存储器单元处于写0状态，上电时，由于外部工作条件的诱导效应，所有的DICE单元在上电后初始状态全部为0，避免了上电后FPGA互连矩阵由于配置存储器单元初始状态不确定导致的逻辑冲突，从而有效解决了FPGA的上电浪涌电流问题，降低了使用FPGA的系统的设计难度，提高了宇航用FPGA工作的可靠性。
-
Patent Agency Ranking
公开(公告)号：CN103916102B
公开(公告)日：2016-07-06
申请号：CN201410086316.7
申请日：2014-03-10
Applicant: 北京时代民芯科技有限公司 , 北京微电子技术研究所
IPC: H03K3/02
Abstract: 一种FPGA内嵌全数字低功耗时钟产生电路，包括数字控制振荡器和控制码产生电路。通过对传统全数字可调振荡器电路的改进设计，将数字控制振荡器中延时链的延时单元改为受控制的三态延时单元，并且在控制码产生电路中加入使能控制码产生电路，将延时链中未使用的三态延时单元关闭，完全消除了振荡器电路的无效动态功耗。采用此结构的低功耗全数字可调震荡器电路，高频输出工作状态的功耗降低至原来的十分之一，并且延时链的工作频率范围越广，改进效果越明显，使技术人员在设计时钟产生电路时能够同时兼顾大范围的可调振荡频率指标和较低的功耗指标。
-
公开(公告)号：CN105718693A
公开(公告)日：2016-06-29
申请号：CN201610059778.9
申请日：2016-01-28
Applicant: 北京时代民芯科技有限公司 , 北京微电子技术研究所
IPC: G06F17/50
CPC classification number: G06F17/5009 , G06F17/5054 , G06F17/5081
Abstract: 本发明提供了一种基于配置无关位的FPGA电路逻辑覆盖优化方法，基于一个给定的电路，通过电路仿真，敏感度评估等方法，获得所有LUT中具有CDC特性的配置位，并以反向拓扑排序方法，对所有LUT中的无关位进行重新赋值，使发生在LUT扇入逻辑和互连中的单粒子翻转软错误得到有效地屏蔽，从而使由这类软错误引起的系统错误率降到最低。在不改变电路逻辑功能的情况下改变目标线网的信号概率，实现用户电路的逻辑优化。使用本发明可以提高FPGA中用户电路的可靠性，且不增加额外的电路资源开销。
-
公开(公告)号：CN103559161B
公开(公告)日：2016-02-10
申请号：CN201310439306.2
申请日：2013-09-24
Applicant: 北京时代民芯科技有限公司 , 北京微电子技术研究所
Abstract: 一种用于FPGA配置的总线多宽度转换电路，可以完成FPGA一位、二位、四位和八位宽度配置输入的总线宽度转换。该电路包括两个模块，一个是总线位宽转换模块；另一个模块是总线位宽转换模块的控制模块。一位、二位、四位或八位的配置数据通过四输入多路器组的选择，写入到8位的第一寄存器组，第一寄存器组写满后再移入8位的第二寄存器组，最后输出到八位配置总线上进行FPGA的配置。控制模块根据输入信号的宽度，使总线位宽转换模块把一位、二位、四位或八位位宽输入转换为八位位宽输入。通过该电路FPGA可以使用一位、二位、四位或八位的端口进行配置，增大了FPGA配置端口的灵活性。
-
公开(公告)号：CN118606940B
公开(公告)日：2025-03-07
申请号：CN202410654489.8
申请日：2024-05-24
Applicant: 北京时代民芯科技有限公司 , 北京微电子技术研究所
IPC: G06F21/56 , G06F21/76 , G06N3/042 , G06N3/08 , G06F18/214 , G06F18/241 , G06N3/0464 , G06F17/16
Abstract: 本发明属于木马检测领域，具体涉及了一种基于图神经网络的面向FPGA网表的木马检测方法，旨在解决当前的技术中缺乏有效的木马检测机制的问题。本发明包括：用HDL描述数字逻辑和系统架构得到HDL代码；由EDA工具将HDL代码转换为门级表示，将门级表示的逻辑块分配到FPGA芯片上并规划连接并生成比特流文件；将比特流文件下载到所述FPGA芯片并得到FPGA的网表文件；将网表文件转换为原始有向图；设定原始有向图中节点的木马特征，进一步将原始有向图提取特征得到特征有向图；平衡特征有向图中的恶意逻辑节点与正常节点；使用图卷积网络对平衡有向图的节点进行分类，得到木马检测结果。本发明能有精确的检测出木马。
-
公开(公告)号：CN119298882A
公开(公告)日：2025-01-10
申请号：CN202411202445.8
申请日：2024-08-29
Applicant: 北京微电子技术研究所 , 北京时代民芯科技有限公司
IPC: H03K3/013 , H03K3/356 , H03K19/003
Abstract: 本发明公开了一种抗双节点翻转加固的锁存器电路结构，反相器电路用于反相输入数据信号D、产生时钟信号CLKNN以及输出Q；延时电路用于延时瞬态脉冲；C单元结构用于滤波；时钟控制输入结构用于控制信号在锁存器中的传播；锁存器电路用于保证电路在受到单粒子辐射时信号保持正确的状态；时钟控制C单元结构用于滤波以及控制锁存器电路的输出信号。本发明设计的电路结构，针对双节点翻转加固效果好，敏感节点少，电路设计简单，易实现。
-
-
-
-
-
-
-
-
-
Search Results
135
records
(took 0.064 seconds)
