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公开(公告)号：CN119888033A
公开(公告)日：2025-04-25
申请号：CN202411678410.1
申请日：2024-11-22
Applicant: 北京工商大学
IPC: G06T15/00
Abstract: 本发明涉及计算机科学领域，尤其涉及一种将布尔可满足性问题（SAT）转化为3‑着色问题的方法。该方法通过特定的图结构和着色约束，将SAT公式中的变量和子句映射为图的顶点，并通过边表示逻辑约束，使得布尔公式的求解转化为图着色问题。本发明包括以下几个步骤：S1，读取SAT问题，初始化拓扑图的邻接矩阵；S2，设定固定着色点，将其与相关图顶点作必要连接；S3，按顺序每次选取两个SAT变量，在图中新增中间图顶点，并按照SAT中的逻辑关系和本发明设定的规则在图中连接；S4，循环进行S3直至所有变量的逻辑关系在图中具有完整的描述；S5，最终形成3‑图着色图。本发明提供的转化方法简化了SAT问题的结构，使其能够应用现有的图论算法，提供了大规模问题求解并行化能力的可能性，并使得解的可视化分析更加直观。该方法具有提高解的可视化程度以及简单快速转化的优点。
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公开(公告)号：CN117911156A
公开(公告)日：2024-04-19
申请号：CN202410096774.2
申请日：2024-01-24
Applicant: 北京工商大学
Abstract: 本发明公开了一种基于FPGA的金融交易策略加速系统，包括：数据存储及调度模块，用于存储与金融交易相关的行情信息，并负责数据的集中调度；技术指标计算模块，用于通过对软件实现的交易策略指标分析，根据不同技术指标计算公式，在FPGA端，分别对应进行PE单元封装设计，对技术指标计算以及择时策略完成硬件实现；策略判定模块，用于根据技术指标及输入参数作为判断依据，利用交易策略制定的规则进行进入市场与否的决策产出，获得产出数据；控制模块，用于利用状态机控制方式，进行整体的逻辑控制和数据调度的控制。本发明完成了量化交易中对于交易策略加速的实现，减少了交易业务处理时间，达到了微秒竞争要求。
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公开(公告)号：CN117556758A
公开(公告)日：2024-02-13
申请号：CN202310696502.1
申请日：2023-06-12
Applicant: 北京工商大学
IPC: G06F30/347 , G06F30/394 , G06F30/3947 , G06F30/398
Abstract: 本发明涉及一种优化时序的FPGA布局布线方法，属于电子设计自动化技术领域。该方法步骤如下：1）布局器初始化；2）布局器的内外循环并生成新的含位置信息的簇级网表；其中，在内外循环过程中通过关键度标记、多种移动策略及交换策略限定实现；3）布线器通过新的簇级网表进行布线，并删除拥塞、造成关键路径延时增加的节点及低延时节点，并重新布线至无拥塞节点止。本发明通过簇的选择策略能够增加高延时路径上的簇被选择的概率，能够保证覆盖范围广的基础上，加快延时收敛速度。本发明的移动策略在当搜索陷入局部最优时，可以改变搜索的方向，跳出局部最优。本发明的拆线策略可以使关键路径在布线时有更多选择空间，从而降低关键路径延时。
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公开(公告)号：CN108334939B
公开(公告)日：2023-08-18
申请号：CN201810168597.9
申请日：2018-02-28
Applicant: 北京工商大学
IPC: G06N3/0464 , G06N3/063 , G06N3/08
Abstract: 本发明公开了一种基于多FPGA环状通信的卷积神经网络加速装置及方法。该方案由多个FPGA组成环状数据通信结构及方法构成，其中，各FPGA组成首尾相连的闭环；各FPGA映射一套完整的卷积神经网络；各FPGA之间通过PCI‑E接口进行通信；用于网络训练的数据按照接入环状结构的FPGA数目平均分配，各FPGA独立处理数据子集。所述数据环状通信方法包括三个步骤：数据迭代，数据交换和计算误差梯度下降平均值。本发明能够有效的减少通信带宽开销，同时使得训练速度得到成倍增加，为卷积神经网络硬件加速提供了一个现实可行的方案。
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Patent Agency Ranking
公开(公告)号：CN115329951A
公开(公告)日：2022-11-11
申请号：CN202211112093.8
申请日：2022-09-13
Applicant: 北京工商大学
Abstract: 本发明涉及一种用于卷积神经网络快速卷积运算的FPGA架构，属于FPGA架构技术领域。该架构包括若干Winograd硬核计算单元，Winograd硬核计算单元在FPGA中以宽松方式进行排布；Winograd硬核计算单元包括图像数据变换模块、权重变换模块、基于快速乘法器的点乘模块和输出变换模块；权重转换模块和图像转换模块的输入端接收数据，权重转换模块和图像转换模块的输出端输入到点乘模块，点乘模块的输出端输入到输出转换模块的输入端，输出转换模块的输出端向外输出；宽松方式进行排布，各Winograd硬核计算单元之间均设有FPGA的LB以进行间隔。本发明通过设计Winograd硬核计算单元并将其加入到FPGA上，不同于直接使用FPGA上资源实现Winograd算法，减少了计算时LBs、DSP和FPGA的互联依赖，提高了最大时钟频率。
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公开(公告)号：CN113986637A
公开(公告)日：2022-01-28
申请号：CN202111370597.5
申请日：2021-11-18
Applicant: 北京工商大学
IPC: G06F11/22 , G06F11/263 , G06F11/36 , G06Q40/04
Abstract: 本发明涉及一种基于UVM的Level‑2行情解码电路验证激励生成方法。该方法包括生成激励、随机化、拼合STEP结构消息等步骤。本发明提供的基于UVM的Level‑2行情解码电路验证激励生成方法，可以产生符合Level‑2行情定义规范验证激励，并且可以辅助验证人员快速搭建针对于Level‑2行情解码电路的验证平台。此激励生成方法可以产生包含期望输出的事务，简化了参考模型的实现过程，参考模型仅需定位STEP事务中消息体的部分，并将其取出，即可作为计分板的期望输出。同时，此激励生成方法可以简化驱动器将事务驱动为pin级信号的过程，第一字节序列可直接被驱动器驱动到待测电路的输入端。
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公开(公告)号：CN109187669A
公开(公告)日：2019-01-11
申请号：CN201811113086.3
申请日：2018-09-25
Applicant: 北京工商大学
IPC: G01N27/22
Abstract: 本发明公布了一种基于介电法的含水量测定仪及测定方法，用于测量面粉或类似物质的含水量；含水量测定仪包括测试电路和显示电路；测试电路主要包括信号源电路、平行双棒式探针、相位差检测电路采用AD8302；显示电路包括ARM处理器电路和LCD显示屏。将平行双棒式探针置于面粉或类似物质样本中；通过信号源电路采用的有源晶振产生信号；该信号经平行双棒式探针在面粉或类似物质样本中传播；通过相位差检测电路分别检测信号源产生信号和探针传输后的信号；测量得到相位差；绘制标定曲线；计算标定曲线上VPHS值对应的含水量数值。本发明可实现快速无损检测含水量，不仅经济而且高效，具有很高的应用价值，值得推广应用。
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