公开(公告)号：CN115329951B

公开(公告)日：2023-09-15

申请号：CN202211112093.8

申请日：2022-09-13

Applicant: 北京工商大学

Inventor： 李皓辰 ,  余乐 ,  关文洋 ,  于重重

IPC: G06N3/063 ,  G06N3/0464 ,  G06N3/08

Abstract: 本发明涉及一种用于卷积神经网络快速卷积运算的FPGA架构，属于FPGA架构技术领域。该架构包括若干Winograd硬核计算单元，Winograd硬核计算单元在FPGA中以宽松方式进行排布；Winograd硬核计算单元包括图像数据变换模块、权重变换模块、基于快速乘法器的点乘模块和输出变换模块；权重转换模块和图像转换模块的输入端接收数据，权重转换模块和图像转换模块的输出端输入到点乘模块，点乘模块的输出端输入到输出转换模块的输入端，输出转换模块的输出端向外输出；宽松方式进行排布，各Winograd硬核计算单元之间均设有FPGA的LB以进行间隔。本发明通过设计Winograd硬核计算单元并将其加入到FPGA上，不同于直接使用FPGA上资源实现Winograd算法，减少了计算时LBs、DSP和FPGA的互联依赖，提高了最大时钟频率。

公开(公告)号：CN115329951A

公开(公告)日：2022-11-11

申请号：CN202211112093.8

申请日：2022-09-13

Applicant: 北京工商大学

Inventor： 李皓辰 ,  余乐 ,  关文洋 ,  于重重

IPC: G06N3/063 ,  G06N3/04 ,  G06N3/08

Abstract: 本发明涉及一种用于卷积神经网络快速卷积运算的FPGA架构，属于FPGA架构技术领域。该架构包括若干Winograd硬核计算单元，Winograd硬核计算单元在FPGA中以宽松方式进行排布；Winograd硬核计算单元包括图像数据变换模块、权重变换模块、基于快速乘法器的点乘模块和输出变换模块；权重转换模块和图像转换模块的输入端接收数据，权重转换模块和图像转换模块的输出端输入到点乘模块，点乘模块的输出端输入到输出转换模块的输入端，输出转换模块的输出端向外输出；宽松方式进行排布，各Winograd硬核计算单元之间均设有FPGA的LB以进行间隔。本发明通过设计Winograd硬核计算单元并将其加入到FPGA上，不同于直接使用FPGA上资源实现Winograd算法，减少了计算时LBs、DSP和FPGA的互联依赖，提高了最大时钟频率。