公开(公告)号：CN108334939B

公开(公告)日：2023-08-18

申请号：CN201810168597.9

申请日：2018-02-28

Applicant: 北京工商大学

Inventor： 余乐 ,  王瑶 ,  燕鹤 ,  彭鑫磊

IPC: G06N3/0464 ,  G06N3/063 ,  G06N3/08

Abstract: 本发明公开了一种基于多FPGA环状通信的卷积神经网络加速装置及方法。该方案由多个FPGA组成环状数据通信结构及方法构成，其中，各FPGA组成首尾相连的闭环；各FPGA映射一套完整的卷积神经网络；各FPGA之间通过PCI‑E接口进行通信；用于网络训练的数据按照接入环状结构的FPGA数目平均分配，各FPGA独立处理数据子集。所述数据环状通信方法包括三个步骤：数据迭代，数据交换和计算误差梯度下降平均值。本发明能够有效的减少通信带宽开销，同时使得训练速度得到成倍增加，为卷积神经网络硬件加速提供了一个现实可行的方案。

公开(公告)号：CN108334939A

公开(公告)日：2018-07-27

申请号：CN201810168597.9

申请日：2018-02-28

Applicant: 北京工商大学

Inventor： 余乐 ,  王瑶 ,  燕鹤 ,  彭鑫磊

IPC: G06N3/04 ,  G06N3/063 ,  G06N3/08

CPC classification number: G06N3/0454 ,  G06N3/063 ,  G06N3/08

Abstract: 本发明公开了一种基于多FPGA环状通信的卷积神经网络加速装置及方法。该方案由多个FPGA组成环状数据通信结构及方法构成，其中，各FPGA组成首尾相连的闭环；各FPGA映射一套完整的卷积神经网络；各FPGA之间通过PCI-E接口进行通信；用于网络训练的数据按照接入环状结构的FPGA数目平均分配，各FPGA独立处理数据子集。所述数据环状通信方法包括三个步骤：数据迭代，数据交换和计算误差梯度下降平均值。本发明能够有效的减少通信带宽开销，同时使得训练速度得到成倍增加，为卷积神经网络硬件加速提供了一个现实可行的方案。