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公开(公告)号：CN109671780A
公开(公告)日：2019-04-23
申请号：CN201811436193.X
申请日：2018-11-28
Applicant: 中国科学院微电子研究所
IPC: H01L29/78 , H01L29/47 , H01L21/336
Abstract: 本发明提供了一种肖特基势垒晶体管及其制备方法。该肖特基势垒晶体管包括衬底以及位于衬底上的栅极结构，肖特基势垒晶体管还包括：沟道区，位于与栅极结构对应的衬底表面上，沟道区包括第一金属硅化物层；源漏区，包括位于沟道区两侧的第二金属硅化物层和第三金属硅化物层，第二金属硅化物层位于衬底中，第三金属硅化物层位于与第二金属硅化物层对应的衬底表面，且第二金属硅化物层的功函数小于第三金属硅化物层的功函数。该肖特基势垒晶体管具有高迁移率沟道，从而能够提升器件开态电流，且还能够减小晶体管的关态电流，从而提升了器件的电流开关比。
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公开(公告)号：CN109545748A
公开(公告)日：2019-03-29
申请号：CN201811291654.9
申请日：2018-10-31
Applicant: 中国科学院微电子研究所
IPC: H01L21/8238 , H01L27/092
Abstract: 本申请提供了一种半导体器件与其制作方法。该方法包括：提供具有源区和漏区的半导体预备体；在源区和/或漏区的裸露表面上依次叠置设置至少两个金半单元，各金半单元沿远离半导体预备体的方向上依次包括半导体层和金属层，其中，各半导体层的材料独立地选自GeSi、Si或Ge，多个金半单元中，与半导体预备体距离最小的金半单元为第一金半单元，第一金半单元包括第一半导体层和第一金属层，第一金属层的金属的功函数小于其他的金属层的功函数；对设置有多个金半单元的半导体预备体进行热处理，使得半导体层的至少部分材料和相邻的金属层的部分材料之间发生反应，形成至少三个金属半导体化合物层。该制作方法制作得到的半导体器件的电阻较小。
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公开(公告)号：CN106549016A
公开(公告)日：2017-03-29
申请号：CN201510605350.5
申请日：2015-09-21
Applicant: 中国科学院微电子研究所
IPC: H01L27/092 , H01L21/8238
Abstract: 一种半导体器件，包括：第一外延层，在衬底上；第二外延层，在第一外延层上；第一源/漏区和第二源/漏区，在第一外延层和第二外延层中；第一沟道，由第一源/漏区之间的第二外延层构成；第一栅极堆叠，在第一沟道上，第一源/漏区、第一沟道和第一栅极堆叠构成第一器件；第二沟道，由第二源漏区之间的第一外延层构成；第二栅极堆叠，在第二沟道上，第二源/漏区、第二沟道和第二栅极堆叠构成第二器件。依照本发明的半导体及其制作方法，通过选择性刻蚀去除衬底上叠置的两个外延层之一，针对NMOS和PMOS形成不同材料的沟道，简单有效地提高了载流子迁移率和CMOS驱动能力。
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公开(公告)号：CN119907245A
公开(公告)日：2025-04-29
申请号：CN202510016573.1
申请日：2025-01-06
Applicant: 北京超弦存储器研究院 , 中国科学院微电子研究所
Abstract: 本发明提供了一种无电容非易失性动态存储器，包括：第一晶体管和第二晶体管；所述第一晶体管采用垂直沟道晶体管；第二晶体管为铁电晶体管；所述第二晶体管位于第一晶体管上方。本发明提供的2T0C非易失性动态存储器，其中一个晶体管采用铁电晶体管，通过引入铁电材料得到的非易失性动态随机存储器可以解决当前动态随机存储器的存储密度和能耗问题，能够实现高密度高能效存储；此外，另一个晶体管采用的垂直沟道晶体管的制备工艺中，采用金属诱导形成环绕沟道的栅极，栅控能力更强，且本发明实现了可晶圆级三维集成，与传统半导体工艺相比较，集成密度高且成本低，具有广泛的应用前景。
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公开(公告)号：CN109346409B
公开(公告)日：2022-03-22
申请号：CN201811291670.8
申请日：2018-10-31
Applicant: 中国科学院微电子研究所
IPC: H01L21/336 , H01L21/285 , H01L29/45 , H01L29/78
Abstract: 本申请提供了一种半导体器件与其制作方法。该方法包括：提供半导体预备体，半导体预备体包括源区、漏区、第一预金属半导体化合物层，第一预金属半导体化合物层位于源区和/或漏区的表面上，第一预金属半导体化合物层包括第一金属和半导体材料，半导体材料选自GeSi、Si或Ge；使得第一预金属半导体化合物层的远离源区和/或漏区的表层掺杂有第二金属，和/或在第一预金属半导体化合物层的远离源区和/或漏区的表面设置由第二金属形成的第二金属层，第二金属的功函数大于第一金属的功函数；对掺杂有第二金属的半导体预备体进行热处理，形成第二金属半导体化合物层和第一金属半导体化合物层。该制作方法制备得到的半导体器件具有较小的电阻。
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Patent Agency Ranking
公开(公告)号：CN113871385A
公开(公告)日：2021-12-31
申请号：CN202110967876.3
申请日：2021-08-23
Applicant: 中国科学院微电子研究所
IPC: H01L27/092 , H01L21/8238
Abstract: 本发明提供的一种半导体结构及其制备方法，涉及半导体技术领域，包括半导体衬底，其内部形成有包括N沟道和P沟道的CMOS电路结构；堆叠结构，位于所述半导体衬底之上，且内部形成有源极和漏极以及与该源极和漏极电连接的氧化层，所述源极和所述漏极材料为金属硅化物，所述氧化层上形成有由铁电栅层和金属栅层构成的栅极层；其内部形成存储电路结构；贯通插塞，贯通所述半导体衬底和所述堆叠结构，并连接所述CMOS电路结构以及所述以及存储电路结构。在上述技术方案中，该半导体结构将半导体衬底上的堆叠结构采用为低温CMOS工艺制备的低功耗存储电路，结合半导体衬底上采用的成熟CMOS工艺制备逻辑运算电路，使二者结合后可以构成低功耗混合存算系统。
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公开(公告)号：CN113363214A
公开(公告)日：2021-09-07
申请号：CN202110566379.2
申请日：2021-05-24
Applicant: 中国科学院微电子研究所
IPC: H01L21/8238 , H01L27/092 , H01L29/161 , H01L29/43 , H01L21/8239 , H01L27/105
Abstract: 本申请提供了一种半导体器件及其制造方法，在衬底上形成位于第一层间介质层中的第一器件，在第一层间介质层上形成第二器件，第二器件包括源极、漏极、源极和漏极之间的沟道和与沟道连接的栅极，其中第二器件的源漏为金属锗硅化物，沟道为锗硅合金，第一器件和第二器件中至少包括一个存储器件和一个逻辑器件，形成覆盖第二器件的第二层间介质层，源漏为金属锗硅化物提高了源端载流子的发射效率，结合高迁移率锗硅沟道实现半导体器件高性能，且金属锗硅化物可在低温工艺下形成，避免了高温工艺影响器件的性能，由于在形成第二器件后才覆盖第二层间介质层，可知该器件通过单芯片三维集成技术形成，降低了器件的尺度，提升了数据访存带宽和计算能效。
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公开(公告)号：CN109545748B
公开(公告)日：2021-07-09
申请号：CN201811291654.9
申请日：2018-10-31
Applicant: 中国科学院微电子研究所
IPC: H01L21/8238 , H01L27/092
Abstract: 本申请提供了一种半导体器件与其制作方法。该方法包括：提供具有源区和漏区的半导体预备体；在源区和/或漏区的裸露表面上依次叠置设置至少两个金半单元，各金半单元沿远离半导体预备体的方向上依次包括半导体层和金属层，其中，各半导体层的材料独立地选自GeSi、Si或Ge，多个金半单元中，与半导体预备体距离最小的金半单元为第一金半单元，第一金半单元包括第一半导体层和第一金属层，第一金属层的金属的功函数小于其他的金属层的功函数；对设置有多个金半单元的半导体预备体进行热处理，使得半导体层的至少部分材料和相邻的金属层的部分材料之间发生反应，形成至少三个金属半导体化合物层。该制作方法制作得到的半导体器件的电阻较小。
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公开(公告)号：CN113053804A
公开(公告)日：2021-06-29
申请号：CN202110261450.6
申请日：2021-03-10
Applicant: 中国科学院微电子研究所
IPC: H01L21/768
Abstract: 本发明涉及一种钨复合膜层及其生长方法、单片3DIC，属于半导体制造技术领域，解决了现有方法生长的钨应力大，导致单晶硅层起皱的问题。钨复合膜层位于半导体衬底上，包括靠近半导体衬底侧的第一膜层和远离半导体衬底侧的第二膜层；第一膜层和第二膜层的应力方向相反；第一膜层的应力为压应力，第二膜层的应力为张应力；第一膜层包括多个膜层。钨复合膜层的生长方法，包括：在半导体衬底上生长第一膜层；在第一膜层上生长与第一膜层的应力方向相反的第二膜层本发明实现了钨复合膜层的低应力化。
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公开(公告)号：CN112864229A
公开(公告)日：2021-05-28
申请号：CN202110249409.7
申请日：2021-03-08
Applicant: 中国科学院微电子研究所
IPC: H01L29/08 , H01L29/78 , H01L21/336 , H01L21/324
Abstract: 本发明公开了一种NMOS晶体管及其制造方法、三维异质集成芯片，涉及半导体技术领域，用于在制造锗基NMOS晶体管时，降低N型杂质激活温度，防止利用锗基NMOS晶体管作为三维异质集成芯片所包括的上层器件的情况下，引起三维异质集成芯片所包括的底层器件的性能退化，提升三维异质集成芯片的工作性能。所述NMOS晶体管的制造方法包括：在基底上形成鳍状结构。鳍状结构的材质为锗。向鳍状结构所包括源区形成区和漏区形成区内掺杂N型杂质。形成至少覆盖在源区形成区和漏区形成区上的金属层。对形成有鳍状结构和金属层的基底进行低温退火处理，以在源区形成区和漏区形成区内分别形成源区和漏区，在源区上形成第一金属接触层、以及在漏区上形成第二金属接触层。
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