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公开(公告)号：CN105551518A
公开(公告)日：2016-05-04
申请号：CN201610008919.4
申请日：2016-01-07
Applicant: 中国科学院上海微系统与信息技术研究所
IPC: G11C11/41 , G11C11/412 , H01L21/8244 , H01L27/11
CPC classification number: G11C11/41 , G11C11/412 , H01L27/11 , H01L27/1104
Abstract: 本发明提供一种SOI单端口SRAM单元及其制作方法，所述单元包括：第一反相器，由第一PMOS晶体管及第一NMOS晶体管组成；第二反相器，由第二PMOS晶体管及第二NMOS晶体管组成；获取管，由第三、第四NMOS晶体管组成。本发明的SRAM单元中，组成第一反相器及第二反相器的四个晶体管均采用L型栅，且L型栅的弯折角外侧区域设有重掺杂体接触区。本发明可以在牺牲较小单元面积的情况下有效抑制PD SOI器件中的浮体效应以及寄生三极管效应引发的漏功耗以及晶体管阈值电压漂移，提高单元的抗噪声能力。并且本发明制造工艺不引入额外掩膜板、与现有逻辑工艺完全兼容，单元内部采用中心对称结构，不仅有利于MOS管的尺寸和阈值电压等匹配，还有利于形成阵列，方便全定制SRAM芯片。
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公开(公告)号：CN105489608A
公开(公告)日：2016-04-13
申请号：CN201610008065.X
申请日：2016-01-07
Applicant: 中国科学院上海微系统与信息技术研究所
IPC: H01L27/11 , H01L21/8244 , G11C11/413
CPC classification number: H01L27/1104 , G11C11/413
Abstract: 本发明提供一种SOI双端口SRAM单元及其制作方法，所述单元包括：第一反相器，由第一PMOS晶体管及第一NMOS晶体管组成；第二反相器，由第二PMOS晶体管及第二NMOS晶体管组成；获取管，由第三、第四、第五及第六NMOS晶体管组成。本发明的SRAM单元中，组成第一、第二反相器的四个晶体管均采用L型栅，且L型栅的弯折角外侧区域设有重掺杂体接触区。本发明可以在牺牲较小单元面积的情况下有效抑制PD SOI器件中的浮体效应以及寄生三极管效应引发的漏功耗以及晶体管阈值电压漂移，提高单元的抗噪声能力。本发明制造工艺不引入额外掩膜板、与现有逻辑工艺完全兼容，单元内部采用中心对称结构，不仅有利于MOS管的尺寸和阈值电压等匹配，还有利于形成阵列，方便全定制SRAM芯片。
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公开(公告)号：CN104795101A
公开(公告)日：2015-07-22
申请号：CN201510232640.X
申请日：2015-05-08
Applicant: 中国科学院上海微系统与信息技术研究所
IPC: G11C11/413
Abstract: 本发明提出了一种半刷新机制的双端口静态随机存储器单元，至少包括：单稳态锁存器及连接于所述单稳态锁存器的传输门；单稳态锁存器包括上拉管及下拉管；传输门包括第一获取管、第二获取管、第三获取管及第四获取管。本发明相对传统双端口静态随机存储器单元而言，其单元晶体管数量较少，从而可以提高双端口静态随机存储器单元密度；相对传统动态随机存储器单元而言，可以减少刷新次数；本单元不要求上拉管与下拉管之间尺寸匹配，只需要第一获取管与第三获取管匹配，第二获取管与第四获取管匹配即可，这样可以有利于减少先进工艺下由于单元内部晶体管尺寸失配而造成电学性能下降问题；另外，其工艺与传统普通CMOS逻辑工艺相兼容，故可以降低成本。
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公开(公告)号：CN104409503A
公开(公告)日：2015-03-11
申请号：CN201410674653.8
申请日：2014-11-21
Applicant: 中国科学院上海微系统与信息技术研究所
IPC: H01L29/78 , H01L29/06 , H01L29/10 , H01L29/423
CPC classification number: H01L29/78 , H01L29/0684 , H01L29/42356
Abstract: 本发明提出了一种多叉指栅极结构MOSFET的版图设计，包括半导体衬底、第一多叉指栅极结构、第二多叉指栅极结构、体接触区、源区及漏区，体接触区为第一多叉指栅极结构及第二多叉指栅极结构共用。通过采用体接触区公用的方法，可以提高体接触区利用率，降低寄生电容。相比较普通的体接触器件，其有源区的利用率高，在相同总的栅宽条件下，体接触区域面积减小了一半，可以集成度提高。因为中间体区为两侧有源区公用，金属连线所占面积降低，可以降低寄生电容。在不增加布线难度的情况下实现两侧栅极的并联，减小了栅极电阻。在不增加布线难度的情况下实现两侧漏极的并联，减小了漏极电阻。器件版图结构该设计方法在射频电路领域具有一定的应用价值。
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公开(公告)号：CN104362174A
公开(公告)日：2015-02-18
申请号：CN201410675314.1
申请日：2014-11-21
Applicant: 中国科学院上海微系统与信息技术研究所
CPC classification number: H01L29/7831 , H01L29/0684 , H01L29/4232
Abstract: 本发明提出了一种SOI动态阈值晶体管，包括半导体衬底、第一多叉指栅极结构、第二多叉指栅极结构、体接触区、源区、漏区及第一接触孔；栅极通过第一接触孔与体接触区相连接。通过采用体接触区公用的方法，可以提高体接触区利用率，降低寄生电容，同时，采用多边连接的方式，可以实现较低的栅电阻。当器件处于截止状态时，器件阈值较高，泄露电流低，当器件处于开启状态时，由于体效应的影响，器件阈值电压降低，电流增大。因此器件可以具有陡峭的亚阈值斜率和较大的饱和电流，同时，器件工作电压低，十分适用于低功耗应用。采用本发明的设计方法，可以改善寄生电阻电容，在射频应用领域具有一定的应用价值。
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Patent Agency Ranking
公开(公告)号：CN105845733B
公开(公告)日：2019-09-13
申请号：CN201610236397.3
申请日：2016-04-15
Applicant: 中国科学院上海微系统与信息技术研究所
IPC: H01L29/78 , H01L21/336
Abstract: 本发明提供一种P型动态阈值晶体管、制备方法及提高工作电压的方法，包括衬底结构，PMOS器件及PN结器件；PN结器件的N区与PMOS器件的体接触区连接，PN结器件的P区与PMOS器件的栅连接。在N型本征区中进行两次P型重掺杂分别形成PMOS器件的源、漏区和PN结器件，再进行N型重掺杂形成PMOS器件的体接触区；在沟道区上方依次形成栅氧化层、多晶硅层，对多晶硅层进行P型重掺杂形成栅；通过通孔和金属将PMOS器件的栅和PN结器件的P区相连。本发明通过在栅体连接通路上形成一个反偏PN结，来提升体接触区电压、降低阈值电压、提高驱动电流，实现工作电压的提高，扩展了P型动态阈值晶体管在低功耗电路设计领域的应用价值。
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公开(公告)号：CN107305593A
公开(公告)日：2017-10-31
申请号：CN201610252163.8
申请日：2016-04-21
Applicant: 中国科学院上海微系统与信息技术研究所
IPC: G06F17/50
Abstract: 本发明提供一种SOI MOSFET总剂量辐照模型的建模方法，包括：建立一受控电流源，所述受控电流源并联于一MOSFET器件的源、漏端之间，其电流大小受所述MOSFET器件的栅端、源端、体端、漏端及总剂量控制；建立一受控电压源，所述受控电压源串联于所述MOSFET器件的栅端，其电压大小受总剂量控制；将所述受控电流源、所述受控电压源及所述MOSFET器件进行封装，以形成所述SOI MOSFET总剂量辐照模型。本发明的SOI MOSFET总剂量辐照模型的建模方法可同时仿真NMOS和PMOS，可以仿真阈值电压的漂移，还可仿真各个尺寸、各个辐射剂量的MOSFET特性，大大提高仿真准确性。
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公开(公告)号：CN104362174B
公开(公告)日：2017-05-17
申请号：CN201410675314.1
申请日：2014-11-21
Applicant: 中国科学院上海微系统与信息技术研究所
Abstract: 本发明提出了一种SOI动态阈值晶体管，包括半导体衬底、第一多叉指栅极结构、第二多叉指栅极结构、体接触区、源区、漏区及第一接触孔；栅极通过第一接触孔与体接触区相连接。通过采用体接触区公用的方法，可以提高体接触区利用率，降低寄生电容，同时，采用多边连接的方式，可以实现较低的栅电阻。当器件处于截止状态时，器件阈值较高，泄露电流低，当器件处于开启状态时，由于体效应的影响，器件阈值电压降低，电流增大。因此器件可以具有陡峭的亚阈值斜率和较大的饱和电流，同时，器件工作电压低，十分适用于低功耗应用。采用本发明的设计方法，可以改善寄生电阻电容，在射频应用领域具有一定的应用价值。
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公开(公告)号：CN105742366A
公开(公告)日：2016-07-06
申请号：CN201610237320.8
申请日：2016-04-15
Applicant: 中国科学院上海微系统与信息技术研究所
IPC: H01L29/78 , H01L21/336
Abstract: 本发明提供一种N型动态阈值晶体管、制备方法及提高工作电压的方法，包括衬底结构，NMOS器件及PN结器件；PN结器件的P区与NMOS器件的体区连接，PN结器件的N区与NMOS器件的栅连接。在P型本征区中进行N型重掺杂分别形成NMOS器件的源、漏区和体区，同时形成PN结器件；在沟道区上方依次形成栅氧化层、多晶硅层，对多晶硅层进行N型重掺杂形成栅；通过通孔和金属将NMOS器件的栅和PN结器件的N区相连。本发明通过在栅体连接通路上形成一个反偏PN结，来提升体区电压、降低阈值电压、提高驱动电流，实现工作电压的提高，扩展了N型动态阈值晶体管在低功耗电路设计领域的应用价值。
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公开(公告)号：CN105321553A
公开(公告)日：2016-02-10
申请号：CN201410276164.7
申请日：2014-06-19
Applicant: 中国科学院上海微系统与信息技术研究所
IPC: G11C11/413
Abstract: 本发明提供一种抗单粒子效应的静态随机存储器单元，所述存储单元至少包括：第一交叉耦合型反相器，由第一上拉管和第二上拉管组成；第二交叉耦合型反相器，由第一下拉管和第二下拉管组成；传输管，由第一存取管、第二存取管、第三存取管及第四存取管组成。本发明的静态随机存储器单元可以有效延长存储单元翻转所需要的反馈时间，在恢复时间不变的情况下可以提高存储单元的抗单粒子翻转能力；本发明的抗单粒子静态随机存储器单元所采取的工艺与数字逻辑工艺完全兼容，具有寄生电容小、功耗低、天然的抗单粒子闩锁能力的同时，不会增大额外工艺成本。
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