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公开(公告)号：CN114639733B
公开(公告)日：2024-10-29
申请号：CN202110651477.6
申请日：2021-06-11
Applicant: 东芝电子元件及存储装置株式会社 , 株式会社东芝
Abstract: 实施方式的半导体装置具备：第一电极、第二电极、第一电极与第二电极之间的碳化硅层、在第1方向上延伸的第一栅极电极、第二栅极电极、以及第三栅极电极、以及在与第1方向交叉的第2方向上延伸并连接有第一栅极电极、第二栅极电极以及第三栅极电极的栅极布线，在将第一区域的第一栅极电极与第二栅极电极在第2方向上的间隔设为S1，将比第一区域靠近栅极布线的第二区域的第一栅极电极与第二栅极电极在第2方向上的间隔设为S2，将第一区域的第二栅极电极与第三栅极电极在第2方向上的间隔设为S3，将第二区域的第二栅极电极与第三栅极电极在第2方向上的间隔设为S4的情况下，满足式1、式2及式3。S1＜S3(式1)S1＜S2(式2)S3＞S4(式3)。
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公开(公告)号：CN118676189A
公开(公告)日：2024-09-20
申请号：CN202310723855.6
申请日：2023-06-19
Applicant: 株式会社东芝 , 东芝电子元件及存储装置株式会社
IPC: H01L29/423 , H01L27/085 , H01L27/088
Abstract: 根据实施方式，半导体装置具有：碳化硅层，具有第一面、第二面、在第一方向上位于第一面及第二面的相反侧的第三面、以及侧面，第二面在与第一方向正交的方向上位于第一面和侧面之间，并且位于比第一面更向第三面侧凹陷的位置；第一电极，设置在第一面；第二电极，设置在第三面；栅极电极，设置在第一面和第三面之间的碳化硅层内；栅极绝缘膜，设置在栅极电极和碳化硅层之间；层间绝缘膜，设置在第二面上，比第一面和第二面之间的第一方向的高度差厚；以及场板，设置在层间绝缘膜内，电阻率低于层间绝缘膜。
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公开(公告)号：CN118676132A
公开(公告)日：2024-09-20
申请号：CN202311077805.1
申请日：2023-08-25
Applicant: 株式会社东芝 , 东芝电子元件及存储装置株式会社
IPC: H01L25/18 , H01L23/367 , H01L23/373
Abstract: 实施方式提供可靠性提高的半导体装置。实施方式所涉及的半导体装置具有多个芯片，上述多个芯片包含从第1方向的一端侧朝向另一端侧排列的第1芯片、第2芯片、第3芯片和第4芯片，所述第2芯片在上述第1方向的上述另一端侧与上述第1芯片相邻，所述第3芯片设置在比上述第2芯片靠上述第1方向的上述另一端侧，所述第4芯片在上述第1方向的上述另一端侧与上述第3芯片相邻，上述第1芯片与上述第2芯片的第1间隔以及上述第3芯片与上述第4芯片的第2间隔，小于上述多个芯片之中的、在比上述第1芯片靠上述第1方向的上述另一端侧且比上述第4芯片靠上述第1方向的上述一端侧的区域中相邻的2个芯片的第3间隔。
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公开(公告)号：CN116845106A
公开(公告)日：2023-10-03
申请号：CN202210817553.0
申请日：2022-07-12
Applicant: 株式会社东芝 , 东芝电子元件及存储装置株式会社
Inventor： 河野洋志
Abstract: 实施方式的半导体装置具备：第1电极；第1导电型的第1半导体层，与所述第1电极连接，含有碳化硅；第2导电型的第2半导体层，设置在所述第1半导体层上；第1导电型的第3半导体层，设置在所述第2半导体层上的一部分；第2电极，与所述第2半导体层及所述第3半导体层连接；第3电极，设置在所述第1半导体层的上部内、所述第2半导体层的内部及所述第3半导体层的内部；绝缘膜，设置在所述第1半导体层、所述第2半导体层以及所述第3半导体层与所述第3电极之间；及第4半导体层，设置在所述绝缘膜与所述第1半导体层以及所述第2半导体层之间，相接于所述绝缘膜，杂质浓度比所述第1半导体层的杂质浓度及所述第2半导体层的杂质浓度低。
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公开(公告)号：CN116825840A
公开(公告)日：2023-09-29
申请号：CN202210811219.4
申请日：2022-07-11
Applicant: 东芝电子元件及存储装置株式会社 , 株式会社东芝
Abstract: 实施方式的半导体装置具备：具有第一面和第二面的碳化硅层；第一导电型的第一碳化硅区域，包括第一区域、位于第一区域与第一面之间的第二区域以及第三区域，第二区域的第一导电型杂质浓度高于或等于第一区域，第三区域的第一导电型杂质浓度高于第二区域；第二导电型的第二碳化硅区域，包括第四区域，位于第一碳化硅区域与第一面之间，与第二区域相接；第五区域，与第三区域接触且第二导电型杂质浓度比第四区域高；第二碳化硅区域与第一面之间的第一导电型的第三碳化硅区域；第一栅极电极，与第二碳化硅区域对置；第一栅极绝缘层；第一电极，包括与第二碳化硅区域以及第三碳化硅区域接触的第一部分；以及第二电极。
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Patent Agency Ranking
公开(公告)号：CN116779675A
公开(公告)日：2023-09-19
申请号：CN202210696549.3
申请日：2022-06-20
Applicant: 株式会社东芝 , 东芝电子元件及存储装置株式会社
IPC: H01L29/78 , H01L29/423
Abstract: 根据一实施方式，半导体装置有第一电极、第一导电型的第一半导体区域、第二导电型的第二半导体区域、栅极电极、第二导电型的第三半导体区域、导电部、第二导电型的第四半导体区域、第一导电型的第五半导体区域、第一导电型的第六半导体区域及第二电极。第一半导体区域包含第一区域及第二区域。第二半导体区域及第三半导体区域设于第一区域之上。栅极电极设于第二半导体区域之上。第三半导体区域与第二半导体区域分离。导电部设于第三半导体区域之上。第四半导体区域设于第二区域之上，与第三半导体区域相接。第五半导体区域设于第四半导体区域的一部分之上。第六半导体区域有比第一半导体区域高的第一导电型的杂质浓度，与第三半导体区域相接。
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公开(公告)号：CN112542507A
公开(公告)日：2021-03-23
申请号：CN202010092192.9
申请日：2020-02-14
Applicant: 株式会社东芝 , 东芝电子元件及存储装置株式会社
Abstract: 实施方式的半导体装置具备碳化硅层，该碳化硅层具有元件区域和设置在元件区域的周围的末端区域，末端区域具有沿第1方向延伸的第1直线部、沿第2方向延伸的第2直线部、以及第1直线部与第2直线部之间的角部，并且末端区域具有：第2导电型的第2碳化硅区域，包围元件区域，呈由第1点部和第1空间部构成的点线状，角部的第1点部所占的比例大于第1直线部的第1点部所占的比例；以及第2导电型的第3碳化硅区域，包围第2碳化硅区域，呈由第2点部和第2空间部构成的点线状，角部的第2点部所占的比例大于第1直线部的第2点部所占的比例。
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公开(公告)号：CN110911470A
公开(公告)日：2020-03-24
申请号：CN201910110909.5
申请日：2019-02-12
Applicant: 株式会社东芝 , 东芝电子元件及存储装置株式会社
Abstract: 实施方式的半导体装置具备：具有第1面和第2面的碳化硅层、第1面侧的第1电极、第2面侧的第2电极、第1导电型的第1碳化硅区域、第1碳化硅区域与第1面之间的第2导电型的第2碳化硅区域及第3碳化硅区域、第1碳化硅区域与第2碳化硅区域之间的第1导电型浓度比第1碳化硅区域高的第5碳化硅区域、第1碳化硅区域与第3碳化硅区域之间的第1导电型浓度比第1碳化硅区域高的第6碳化硅区域、第5碳化硅区域与第6碳化硅区域之间的第1导电型浓度比第5碳化硅区域及第6碳化硅区域低的第7碳化硅区域、第7碳化硅区域与第1面之间的和第1电极接触的第1导电型的第8碳化硅区域、栅极电极、以及栅极绝缘层。
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公开(公告)号：CN119968936A
公开(公告)日：2025-05-09
申请号：CN202480003856.6
申请日：2024-02-16
Applicant: 株式会社东芝 , 东芝电子元件及存储装置株式会社
Abstract: 本发明提供能够提高耐压的半导体装置。根据一个实施方式，半导体装置包括第一～第三电极以及第一、第二半导体部。第一半导体部是第一导电型。第一半导体部包含第一～第三半导体区域。第二～第三半导体区域中的第一导电型的杂质浓度比第一半导体区域中的第一导电型的杂质浓度高。第二半导体部包含第一～第四部分。第一～第三部分设置于单元部。第一部分及第三部分具有第一深度。第二部分设置于第一部分与第三部分之间。第二部分具有比所述第一深度浅的第二深度。第一部分设置于第二半导体区域之上，第四部分设置于第三半导体区域之上。
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公开(公告)号：CN119836857A
公开(公告)日：2025-04-15
申请号：CN202480003855.1
申请日：2024-02-20
Applicant: 株式会社东芝 , 东芝电子元件及存储装置株式会社
Abstract: 提供能够提高特性的半导体装置。根据实施方式，半导体装置包含第一～第三电极、第一～第四半导体部件。第三电极沿着与从第一电极向第二电极的第一方向交叉的第二方向延伸。第一半导体部件为第一导电型。第一半导体部件的第五部分区域与第二电极肖特基接触。第二半导体部件为第二导电型。第三半导体部件为第二导电型。第三半导体部件的第三半导体部分与第二电极电连接。第三半导体部件的杂质浓度比第二半导体部件的杂质浓度高。第四半导体部件为第一导电型。第四半导体部件的第二半导体区域与第二电极电连接。第四半导体部件的杂质浓度比第一半导体部件中的杂质浓度高。
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