公开(公告)号：CN115831927A

公开(公告)日：2023-03-21

申请号：CN202210149710.5

申请日：2022-02-18

Applicant: 株式会社东芝 ,  东芝电子元件及存储装置株式会社

Inventor： 竹田骏

IPC: H01L23/544 ,  H01L23/498 ,  H01L23/538 ,  H01L25/16

Abstract: 实施方式提供一种能够检测在电路内流动的电流的半导体装置。一个实施方式的半导体装置具备：基板、第一导电体、第二导电体、第一晶体管、第二晶体管和第三导电体。第一导电体及第二导电体分别相互分离地设置于基板的上表面上。第一晶体管设置于第一导电体的上表面上，具有与第一导电体电连接的第一端。第二晶体管设置于第二导电体的上表面上，具有与第二导电体电连接的第一端。第三导电体包括在第一晶体管及第二晶体管的上方具有平板形状的第一部分，将第一晶体管的第二端与第二晶体管的第一端之间电连接。

公开(公告)号：CN115223981B

公开(公告)日：2025-03-11

申请号：CN202110843290.6

申请日：2021-07-26

Applicant: 株式会社东芝 ,  东芝电子元件及存储装置株式会社

Inventor： 竹田骏

IPC: H01L23/498 ,  H01L25/07 ,  H01L23/552

Abstract: 提供一种能够实现半导体元件的高集成化和在动作时产生的电感的降低的半导体装置。实施方式的半导体装置具有第1基板、第2基板、第1金属层、第2金属层、第1半导体元件、第2半导体元件、第1端子、第2端子、第3端子、第1栅极端子和第2栅极端子。第2基板在第1方向上与第1基板分离而设置，具有主配线和信号配线。主配线具有第1配线层、第2配线层、第3配线层和第4配线层。信号配线具有设置在与主配线不同的层的第1栅极配线层、以及设置在与主配线不同的层的第2栅极配线层。第1半导体元件设置在第1金属层上，具有第1电极、第2电极和第1栅极电极。第2半导体元件设置在第2金属层上，具有第3电极、第4电极和第2栅极电极。

公开(公告)号：CN116798959A

公开(公告)日：2023-09-22

申请号：CN202210936331.0

申请日：2022-08-05

Applicant: 株式会社东芝 ,  东芝电子元件及存储装置株式会社

Inventor： 竹田骏

IPC: H01L23/043 ,  H01L23/482 ,  H01L23/49 ,  H01L23/492 ,  H01L25/16

Abstract: 实施方式提供半导体装置，减少信号端子的配线的电感，同时使半导体装置的组装简易。实施方式的半导体装置(1)包含壳体(10)和器件(20)。壳体(10)具备半导体电路。器件(20)构成为能够安装于壳体(10)。器件(20)具备信号端子(TGU)和与信号端子(TGU)电连接的配线(22)。配线(22)具有：接触部(CP)，其在器件(20)被安装于壳体(10)的情况下与包含于半导体电路的电极(14)相接；引线部(LP)，其具有设于接触部(CP)的上方的第一部分；以及弹簧部(SP)，其设于引线部(LP)的第一部分与接触部(CP)之间，且具有弹性。

公开(公告)号：CN118676132A

公开(公告)日：2024-09-20

申请号：CN202311077805.1

申请日：2023-08-25

Applicant: 株式会社东芝 ,  东芝电子元件及存储装置株式会社

Inventor： 竹田骏 ,  河野洋志

IPC: H01L25/18 ,  H01L23/367 ,  H01L23/373

Abstract: 实施方式提供可靠性提高的半导体装置。实施方式所涉及的半导体装置具有多个芯片，上述多个芯片包含从第1方向的一端侧朝向另一端侧排列的第1芯片、第2芯片、第3芯片和第4芯片，所述第2芯片在上述第1方向的上述另一端侧与上述第1芯片相邻，所述第3芯片设置在比上述第2芯片靠上述第1方向的上述另一端侧，所述第4芯片在上述第1方向的上述另一端侧与上述第3芯片相邻，上述第1芯片与上述第2芯片的第1间隔以及上述第3芯片与上述第4芯片的第2间隔，小于上述多个芯片之中的、在比上述第1芯片靠上述第1方向的上述另一端侧且比上述第4芯片靠上述第1方向的上述一端侧的区域中相邻的2个芯片的第3间隔。

公开(公告)号：CN115223981A

公开(公告)日：2022-10-21

申请号：CN202110843290.6

申请日：2021-07-26

Applicant: 株式会社东芝 ,  东芝电子元件及存储装置株式会社

Inventor： 竹田骏

IPC: H01L23/498 ,  H01L25/07 ,  H01L23/552

Abstract: 提供一种能够实现半导体元件的高集成化和在动作时产生的电感的降低的半导体装置。实施方式的半导体装置具有第1基板、第2基板、第1金属层、第2金属层、第1半导体元件、第2半导体元件、第1端子、第2端子、第3端子、第1栅极端子和第2栅极端子。第2基板在第1方向上与第1基板分离而设置，具有主配线和信号配线。主配线具有第1配线层、第2配线层、第3配线层和第4配线层。信号配线具有设置在与主配线不同的层的第1栅极配线层、以及设置在与主配线不同的层的第2栅极配线层。第1半导体元件设置在第1金属层上，具有第1电极、第2电极和第1栅极电极。第2半导体元件设置在第2金属层上，具有第3电极、第4电极和第2栅极电极。