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公开(公告)号：CN119316118A
公开(公告)日：2025-01-14
申请号：CN202310848548.0
申请日：2023-07-11
Applicant: 上海复旦微电子集团股份有限公司
Abstract: 本发明公开一种FPGA位流加密处理方法及装置、电子设备、存储介质，该方法包括：确定第一密钥；通过密钥封装机制生成对应所述第一密钥的第一密钥封装，并利用所述第一密钥加密明文位流文件；生成位流加密文件。利用本发明方案，可以有效避免位流加密密钥泄漏，保证位流的安全性。
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公开(公告)号：CN119068164A
公开(公告)日：2024-12-03
申请号：CN202310629284.X
申请日：2023-05-30
Applicant: 上海复旦微电子集团股份有限公司
IPC: G06V10/25 , G06V10/764 , G06V10/82 , G06N3/0464 , G06N3/08
Abstract: 一种目标检测网络的后门检测及防御方法、装置、介质及设备。所述后门检测方法包括：将待处理图像输入至目标检测网络中，检测得到所述待处理图像中存在的目标的位置信息及初始分类结果；对所述待处理图像中检测到的第一目标，基于LayerCAM算法，得到所述第一目标对应的显著图或者反事实归因显著图；基于所述第一目标对应的显著图或者反事实归因显著图，确定阻隔器的大小和位置；利用所述阻隔器遮挡所述第一目标，确定所述阻隔器遮挡的区域是否为后门触发区域。上述方案，可应用在实际物理世界场景下的后门检测方案，用以应对单阶段类目标检测网络中后门攻击，并能够实时监测可能出现的后门触发，定位后门触发的位置。
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公开(公告)号：CN113764410B
公开(公告)日：2024-03-26
申请号：CN202010501168.6
申请日：2020-06-04
Applicant: 上海复旦微电子集团股份有限公司
IPC: H01L27/092 , H01L23/528 , H01L23/48 , H01L21/768
Abstract: 一种半导体单元器件，包括：电源区、PMOS管、NMOS管、接地区、输出端、金属连接层，金属连接层包括第一金属互连线及第二金属互连线，其中，PMOS管的源极与电源区耦接，栅极与第一金属互连线耦接；NMOS管的源极与接地区耦接，栅极与第一金属互连线耦接；输出端与第二金属互连线耦接；第一金属互连线上设置有可配置的第一通孔结构，以将第一金属互连线连接于选定的第一对象；第二金属互连线上设置有可配置的第二通孔结构，以将第二金属互连线连接于选定的第二对象，以使得第二对象与输出端导通。上述方案，在流片后需要更改半导体单元器件的输出逻辑时，无需进行ECO绕线，既可以实现半导体单元器件的输出逻辑的更改，故，可以降低ECO成本。
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公开(公告)号：CN116827547A
公开(公告)日：2023-09-29
申请号：CN202210284538.4
申请日：2022-03-22
Applicant: 上海复旦微电子集团股份有限公司
Abstract: 一种椭圆曲线点乘的运算方法、签名方法及装置、介质、设备。所述运算方法包括：对第一数据进行分段，得到所述第一数据的各个数据段，其中每个数据段的长度均所述第一数据的长度与窗口长度的比值；从各个数据段的最高位比特开始，逐次遍历各个数据段的每一比特，并在每一次遍历过程中均依次执行倍点操作及点加操作；将各个数据段最低位比特对应的点加操作结果，作为所述预设点的最终点乘运算结果并输出；其中，在当前次遍历为对各个数据段的第预设次遍历时，对上一次点加操作结果执行倍加操作之前，对上一次点加操作结果执行伪倍点操作。采用上述方案，可以提高椭圆曲线签名算法的使用安全性。
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公开(公告)号：CN115878078A
公开(公告)日：2023-03-31
申请号：CN202111131162.5
申请日：2021-09-26
Applicant: 上海复旦微电子集团股份有限公司
Abstract: 本发明公开一种模约减方法及装置，该方法包括：接收待进行模约减的512比特的第一操作数A；对第一操作数A实现第一次模约减，得到第二操作数A'；对所述第二操作数A'进行第二次模约减，得到最终模约减结果，第二次模约减方式与第一次模约减方式不同。利用本发明，可以有效提高模约减效率。
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Patent Agency Ranking
公开(公告)号：CN114722771A
公开(公告)日：2022-07-08
申请号：CN202110015087.X
申请日：2021-01-06
Applicant: 上海复旦微电子集团股份有限公司
IPC: G06F30/394 , G06F30/398
Abstract: 本发明实施例提供一种创建FPGA电路的时延表的方法、获取时延的方法及设备，FPGA电路包括多个Slice，时延表包括内部时延表，该方法包括：确定从多个Slice中每个Slice内部的输入引脚到其输出引脚的若干线路；基于若干线路分别计算出从输入引脚到输出引脚的内部时延；将每个Slice的若干线路分别对应的输入引脚、输出引脚和这二个引脚之间相应的内部时延保存于内部时延表中。本发明实施例的技术方案可以使得总时延的估计较为准确，从而使得基于该估计所设计或者优化的FPGA电路能够满足时序约束。
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公开(公告)号：CN114722770A
公开(公告)日：2022-07-08
申请号：CN202110013940.4
申请日：2021-01-06
Applicant: 上海复旦微电子集团股份有限公司
IPC: G06F30/394 , G06F30/398
Abstract: 本发明实施例提供一种创建FPGA电路的时延模型和获取时延的方法及设备，该方法包括：基于任意二个Slice的坐标、一者的输出引脚和另一者的输入引脚确定从与输出引脚紧邻且位于其下游的第一连接盒到与输入引脚紧邻且位于其上游的第二连接盒的路径计算路径的路径时延；将任意二个Slice的坐标、一者的输出引脚和另一者的输入引脚和路径时延保存于路径时延表中。本发明实施例的技术方案可以减少保存大量长线段的组合类型及其对应的时延所需的存储空间。
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公开(公告)号：CN112241384B
公开(公告)日：2022-07-01
申请号：CN201910654694.3
申请日：2019-07-19
Applicant: 上海复旦微电子集团股份有限公司
Abstract: 本发明的一种通用的高速串行差分信号分路电路及方法，包含RX端和多个TX端，RX端的CDR电路包含第一PI模块；至少一个TX端设有与第一PI模块相同的第二PI模块；CDR电路跟踪外部信号频率信息并产生与锁相环输出时钟信号有频差的第一采样时钟且输出相位调整信息；相位调整信息直接反馈给第二PI模块，由锁相环输出时钟信号经第二PI模块而产生的第二时钟跟随第一采样时钟变化，第二时钟经过分频器分频后得到读时钟并传递给缓冲器；第一采样时钟经过串转并模块得到写时钟和写数据并传递给缓冲器；缓冲器输出读数据并经过并转串模块后得到串行数据发送出去。本发明的PCS部分仅有一个缓冲器，少了十几个并行时钟周期时延，时延低；电路结构设计简单；通用性好。
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公开(公告)号：CN114095870A
公开(公告)日：2022-02-25
申请号：CN202010780191.3
申请日：2020-08-05
Applicant: 上海复旦微电子集团股份有限公司
Abstract: 一种识别系统，包括数据处理装置和一个或多个信息采集锚点；其中，所述信息采集锚点与一个或多个终端耦接，向位于同一空间的终端发送身份标识请求，然后将从位于同一空间的终端接收到的身份标识信息上传至所述数据处理装置，其中，所述身份标识请求用于请求所述位于同一空间的终端所属用户的身份标识信息；所述数据处理装置与所述一个或多个信息采集锚点耦接，用于接收并存储所述身份标识信息，然后在接收到用户识别请求时，基于一个或多个存储的身份标识信息确定所述用户识别请求中请求识别的用户。本发明可以提高用户体验，并且有效地提高数据采集的准确性和保障信息采集率。
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公开(公告)号：CN112992208A
公开(公告)日：2021-06-18
申请号：CN201911310323.X
申请日：2019-12-18
Applicant: 上海复旦微电子集团股份有限公司
Abstract: 本发明提供一种非挥发存储器，包含：若干个存储模块，WL控制电路、BL控制电路、SL控制电路；所述存储模块包含若干个相同的存储单元构成的存储单元阵列；WL控制电路的输入端口连接WL地址信号；同一行存储单元的WL端口形成阵列结构；同一行的WL端口均连接WL控制电路的同一个输出端口；BL控制电路的输入端口连接BL地址信号，同一列存储单元的BL端口均连接BL控制电路的同一个输出端口；SL控制电路的输入端口连接SL地址信号，同一个存储模块的存储单元的SL端口均连接SL控制电路的同一个输出端口。本发明的非挥发存储器在不增加存储阵列面积的情况下，通过分开控制各存储模块的SL端口，防止数据读出错误。
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