半导体装置
    21.
    发明公开

    公开(公告)号:CN114284336A

    公开(公告)日:2022-04-05

    申请号:CN202111113515.9

    申请日:2021-09-23

    Abstract: 提供抑制了反向偏置安全动作区域的降低的半导体装置。晶体管二极管形成于共通的半导体基板,半导体基板具有晶体管区域二极管区域、将晶体管区域及二极管区域包围的外周区域,晶体管区域由条状的多个栅极电极区分为多个晶体管单位单元区域,二极管区域由多个栅极电极区分为多个二极管单位单元区域,多个晶体管单位单元区域具有在半导体基板的第1主面侧设置的第1导电型的第3半导体层、在第3半导体层的上层部选择性地设置的第2导电型的第4半导体层及第5半导体层,第5半导体层设置为,与在外周区域设置的第1导电型的杂质层接触或侵入至杂质层内。

    半导体装置
    22.
    发明授权

    公开(公告)号:CN102693964B

    公开(公告)日:2015-11-18

    申请号:CN201210045372.7

    申请日:2012-02-27

    Inventor: 藤井秀纪

    Abstract: 本发明的目的在于得到一种能够改善绝缘耐受性的半导体装置。在Si基板(10)(基板)上设置有栅极电阻(7)(下布线)。层间绝缘膜(12)覆盖栅极电阻(7)。在层间绝缘膜(12)上设置有彼此分离的铝布线(5a、5b)(第一以及第二上布线)。半绝缘性的保护膜(4)覆盖铝布线(5a、5b)。在栅极电阻(7)的正上方,在铝布线(5a)和铝布线(5b)之间的区域不设置保护膜(4)。

    纵型沟槽IGBT及其制造方法
    24.
    发明公开

    公开(公告)号:CN103311121A

    公开(公告)日:2013-09-18

    申请号:CN201210434810.9

    申请日:2012-11-05

    Inventor: 藤井秀纪

    CPC classification number: H01L29/66348 H01L29/0696 H01L29/0839 H01L29/7397

    Abstract: 本发明涉及纵型沟槽IGBT及其制造方法,提高纵型沟槽IGBT的RBSOA耐受性。在n-型Si基板(1)上形成p型体层(3)。形成贯通p型体层(3)的沟槽,在沟槽内隔着栅极绝缘膜(5)形成沟槽栅极(4)。在p型体层(3)上形成包含n型杂质的多晶硅膜(16)。使n型杂质从多晶硅膜(16)向p型体层(3)扩散,在p型体层(3)上形成n型发射极层(6)。在n-型Si基板(1)的下表面形成p型集电极层(13)。

    半导体装置
    25.
    发明公开

    公开(公告)号:CN102693964A

    公开(公告)日:2012-09-26

    申请号:CN201210045372.7

    申请日:2012-02-27

    Inventor: 藤井秀纪

    Abstract: 本发明的目的在于得到一种能够改善绝缘耐受性的半导体装置。在Si基板(10)(基板)上设置有栅极电阻(7)(下布线)。层间绝缘膜(12)覆盖栅极电阻(7)。在层间绝缘膜(12)上设置有彼此分离的铝布线(5a、5b)(第一以及第二上布线)。半绝缘性的保护膜(4)覆盖铝布线(5a、5b)。在栅极电阻(7)的正上方,在铝布线(5a)和铝布线(5b)之间的区域不设置保护膜(4)。

    半导体装置及其制造方法
    26.
    发明公开

    公开(公告)号:CN101640222A

    公开(公告)日:2010-02-03

    申请号:CN200910137163.3

    申请日:2009-05-04

    Inventor: 藤井秀纪

    CPC classification number: H01L29/868 H01L29/36 H01L29/66136 H01L29/8611

    Abstract: PIN二极管具备n-漂移层(6)、p阳极层(8)、n缓冲层(12)、n+层(16)、表面电极(14)和背面电极(18)。n+层(16)的杂质浓度具有台阶形分布,从第二主表面到规定深度大致一定。n缓冲层(12)的杂质浓度从n+层(16)到n-漂移层(6)缓慢地减少。n-漂移层(6)的杂质浓度反映半导体衬底的杂质浓度,相对于深度方向大致一定。p阳极层(8)的杂质浓度从第一主表面到n-漂移层(6)比较急剧地减小。从而,获得按照所适用的产品得到高精度的所希望的特性的半导体装置。

    半导体装置
    27.
    发明公开
    半导体装置 审中-实审

    公开(公告)号:CN115810629A

    公开(公告)日:2023-03-17

    申请号:CN202211102670.5

    申请日:2022-09-09

    Abstract: 提供使dV/dt的控制性提高,降低了导通损耗的半导体装置。在共通的半导体基板形成晶体管和二极管,具有晶体管区域和二极管区域,二极管区域具有:n型的第1半导体层,其设置于半导体基板的第2主面侧;n型的第2半导体层,其设置于第1半导体层之上;p型的第3半导体层,其与第2半导体层相比设置于半导体基板的第1主面侧;第1主电极,其对二极管赋予第1电位;第2主电极,其对二极管赋予第2电位;以及哑有源沟槽栅极,其是以从半导体基板的第1主面到达第2半导体层的方式设置的,哑有源沟槽栅极在两个侧面的至少一者侧具有未被赋予第1电位而是成为浮置状态的第3半导体层,对哑有源沟槽栅极赋予晶体管的栅极电位。

    半导体装置
    28.
    发明公开
    半导体装置 审中-实审

    公开(公告)号:CN114335137A

    公开(公告)日:2022-04-12

    申请号:CN202111113746.X

    申请日:2021-09-23

    Abstract: 得到降低了RC‑IGBT的二极管区域的恢复损耗的半导体装置。本发明涉及的半导体装置为IGBT区域(10)和二极管区域(20)相邻地设置的RC‑IGBT。在二极管区域(20)中设置:p型阳极层(25),其与n‑型漂移层(1)相比设置于第1主面侧;p型接触层(24),其设置于p型阳极层(25)的主面侧且设置于半导体基板的第1主面侧的表层,该p型接触层(24)与发射极电极(6)连接;以及n+型阴极层(26),其设置于半导体基板的第2主面侧的表层。p型接触层(24)含有铝而作为p型杂质,p型接触层(24)的厚度比在IGBT区域(10)设置的n+型源极层(13)的厚度小。

    半导体装置
    30.
    发明授权

    公开(公告)号:CN107251234B

    公开(公告)日:2020-10-09

    申请号:CN201580075783.2

    申请日:2015-02-09

    Abstract: p型阳极层(2)在有源区域形成于n‑型漂移层(1)的表面。n型缓冲层(7)形成于n‑型漂移层(1)的背面。n型阴极层(8)及p型阴极层(9)相互横向并排地形成于n型缓冲层(7)的背面。n型层(10)在有源区域与终端区域的边界区域,与n型阴极层(8)及p型阴极层(9)横向并排地形成于n型缓冲层(7)的背面。将有源区域的端部作为起点,n型层(10)向有源区域侧伸出的距离是WGR1,满足10μm≤WGR1≤500μm。

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