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公开(公告)号：CN108877853A
公开(公告)日：2018-11-23
申请号：CN201810466576.5
申请日：2018-05-16
Applicant: 三星电子株式会社
IPC: G11C7/10
CPC classification number: G11C29/025 , G11C5/063 , G11C7/1048 , G11C29/028
Abstract: 非易失性存储器(NVM)器件包括数据引脚、控制引脚、片内终结(ODT)引脚以及共同连接到所述数据引脚和所述控制引脚的多个NVM存储器芯片。所述NVM芯片中的第一NVM芯片包括ODT电路。所述第一NVM芯片基于通过所述控制引脚接收的控制信号和通过所述ODT引脚接收的ODT信号来确定ODT写入模式和ODT读取模式中的一个，在所述ODT写入模式期间使用ODT电路在数据引脚上执行ODT，并在所述ODT读取模式期间使用ODT电路在控制引脚上执行ODT。
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公开(公告)号：CN118693771A
公开(公告)日：2024-09-24
申请号：CN202410334310.0
申请日：2024-03-22
Applicant: 三星电子株式会社
Abstract: 公开了静电放电保护电路和包括静电放电保护电路的电子装置。所述静电放电保护电路包括：NMOS晶体管，通过第一节点连接到电源电压引脚并且通过第二节点连接到接地引脚；RC电路，与NMOS晶体管并联连接并且包括电容器和电阻器；以及钳位电路，与RC电路的电阻器并联连接，并且包括多个二极管；以及开关，将钳位电路连接到NMOS晶体管的栅极节点，其中，所述多个二极管的数量基于将由ESD保护电路保护的内部电路的击穿电压和操作电压而被设置，并且开关包括PMOS晶体管和子RC电路，PMOS晶体管将NMOS晶体管的栅极节点连接到钳位电路，子RC电路与PMOS晶体管并联连接并且包括子电容器和子电阻器。
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公开(公告)号：CN118692539A
公开(公告)日：2024-09-24
申请号：CN202410333850.7
申请日：2024-03-22
Applicant: 三星电子株式会社
IPC: G11C16/08 , G11C16/26 , G06F18/214
Abstract: 公开了缓冲器芯片、存储装置以及存储装置的每引脚训练方法。所述存储装置包括缓冲器芯片和存储器装置。存储器装置基于从缓冲器芯片接收的时钟信号将随机数据信号和数据选通信号发送到缓冲器芯片。缓冲器芯片包括：延迟电路，将数据选通信号延迟延迟时间，以生成经延迟的数据选通信号；采样器，从延迟电路接收经延迟的数据选通信号，并且基于经延迟的数据选通信号来对随机数据信号进行采样，以生成采样数据；比较器，将内部数据与采样数据进行比较以生成比较结果；以及计数器模块，被配置为从比较器接收比较结果，并且基于比较结果确定目标延迟，缓冲器芯片基于目标延迟来对经延迟的数据选通信号进行延迟。
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公开(公告)号：CN118538261A
公开(公告)日：2024-08-23
申请号：CN202410189966.8
申请日：2024-02-20
Applicant: 三星电子株式会社
IPC: G11C11/4096 , G06F3/06
Abstract: 一种存储系统包括：存储器件，具有多个非易失性存储器；缓冲芯片，与多个非易失性存储器中的每个非易失性存储器连接；以及存储控制器，与缓冲芯片连接并且被配置为向缓冲芯片提供数据选通信号和数据信号。缓冲芯片包括：第一回路，耦接到采样器电路，并且被配置为对数据选通信号执行第一监测并基于第一监测对数据选通信号执行第一占空比校正；以及第二回路，耦接到复用器，并且被配置为响应于第一占空比校正而对数据选通信号执行第二监测并基于第二监测对数据选通信号执行第二占空比校正。缓冲芯片被配置为存储用于多个非易失性存储器中的至少一个非易失性存储器的第一占空比校正信息和第二占空比校正信息。
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公开(公告)号：CN118506826A
公开(公告)日：2024-08-16
申请号：CN202311772771.8
申请日：2023-12-21
Applicant: 三星电子株式会社
IPC: G11C11/4074 , G11C11/408
Abstract: 提供了非易失性存储器、存储系统及非易失性存储器的操作方法。非易失性存储器包括：接收缓冲器，被配置为通过将输入信号与参考电压进行比较来生成缓冲信号；参考电压校准器，被配置为基于参考电压代码信号和缓冲信号来生成校准的参考电压代码信号；以及参考电压发生器，被配置为生成与校准的参考电压代码信号对应的参考电压。另外，参考电压校准器包括：占空比监测器，被配置为通过测量缓冲信号的占空比来生成监测信号；向上/向下计数器，被配置为通过将参考占空比与对应于监测信号的测量占空比进行比较来生成计数数字信号；以及代码计算器，被配置为基于计数数字信号和参考电压代码信号生成校准的参考电压代码信号。
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Patent Agency Ranking
公开(公告)号：CN118398042A
公开(公告)日：2024-07-26
申请号：CN202410023618.3
申请日：2024-01-08
Applicant: 三星电子株式会社
Abstract: 一种存储器封装包括数据输入/输出引脚、数据选通引脚、多个存储器设备和缓冲器设备。数据输入/输出引脚接收数据信号。数据选通引脚接收数据选通信号。多个存储器设备基于数据信号和数据选通信号进行操作。缓冲器设备处于数据输入/输出引脚、数据选通引脚和多个存储器设备之间，并且响应于接收到包括训练数据的数据信号和数据选通信号，基于训练数据和数据选通信号执行训练操作。在训练操作期间，缓冲器设备对包括在训练数据中的多个子训练数据设置不同的延迟，并且设置了不同延迟的子训练数据被存储在多个存储器设备的不同存储器区域中。
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公开(公告)号：CN117971738A
公开(公告)日：2024-05-03
申请号：CN202410076684.7
申请日：2018-08-16
Applicant: 三星电子株式会社
Abstract: 一种存储器器件包括：第一存储器芯片，其包括第一裸芯上终止电路ODT，该第一裸芯上终止电路包括第一ODT电阻器；第二存储器芯片，其包括第二裸芯上终止电路ODT，该第二裸芯上终止电路包括第二ODT电阻器；至少一个接收至少一个芯片使能信号的芯片使能信号引脚，其中该至少一个芯片使能信号选择性地使能第一存储器芯片和第二存储器芯片中的至少一个；以及被共同连接到第一存储器芯片和第二存储器芯片的ODT引脚，其接收ODT信号，其中该ODT信号定义了针对第一ODT电路和第二ODT电路中的至少一个的使能时段，并且响应于该ODT信号和该至少一个芯使能信号，使能第一ODT电阻器和第二ODT电阻器中的一个以终止由第一存储器芯片和第二存储器芯片中的至少一个接收的信号。
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公开(公告)号：CN115762589A
公开(公告)日：2023-03-07
申请号：CN202211404420.7
申请日：2018-05-16
Applicant: 三星电子株式会社
IPC: G11C7/10
Abstract: 非易失性存储器(NVM)器件包括数据引脚、控制引脚、片内终结(ODT)引脚以及共同连接到所述数据引脚和所述控制引脚的多个NVM存储器芯片。所述NVM芯片中的第一NVM芯片包括ODT电路。所述第一NVM芯片基于通过所述控制引脚接收的控制信号和通过所述ODT引脚接收的ODT信号来确定ODT写入模式和ODT读取模式中的一个，在所述ODT写入模式期间使用ODT电路在数据引脚上执行ODT，并在所述ODT读取模式期间使用ODT电路在控制引脚上执行ODT。
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公开(公告)号：CN115762588A
公开(公告)日：2023-03-07
申请号：CN202211404105.4
申请日：2018-05-16
Applicant: 三星电子株式会社
IPC: G11C7/10
Abstract: 非易失性存储器(NVM)器件包括数据引脚、控制引脚、片内终结(ODT)引脚以及共同连接到所述数据引脚和所述控制引脚的多个NVM存储器芯片。所述NVM芯片中的第一NVM芯片包括ODT电路。所述第一NVM芯片基于通过所述控制引脚接收的控制信号和通过所述ODT引脚接收的ODT信号来确定ODT写入模式和ODT读取模式中的一个，在所述ODT写入模式期间使用ODT电路在数据引脚上执行ODT，并在所述ODT读取模式期间使用ODT电路在控制引脚上执行ODT。
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公开(公告)号：CN114388032A
公开(公告)日：2022-04-22
申请号：CN202111095231.1
申请日：2021-09-17
Applicant: 三星电子株式会社
Abstract: 一种存储系统，包括：提供时钟信号的存储器控制器；接收时钟信号并且重新驱动时钟信号的缓冲器，该缓冲器包括采样器，其接收数据信号和关于数据信号的数据选通信号并且输出数据流；以及非易失性存储器，包括第一占空比校正器，其接收时钟信号并且通过对时钟信号执行第一占空比校正操作来输出校正的时钟信号，以及数据选通信号发生器，其基于校正的时钟信号生成数据选通信号并且向缓冲器提供数据选通信号。缓冲器接收从非易失性存储器输出的数据选通信号，感测输入到采样器的数据选通信号的占空比，并且对输入的数据选通信号的占空比执行第二占空比校正操作。
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