公开(公告)号：CN1694243A

公开(公告)日：2005-11-09

申请号：CN200510068907.2

申请日：2005-04-27

Applicant: 三星电子株式会社

Inventor： 田喜锡 ,  尹胜范 ,  金龙泰

IPC: H01L21/8247

CPC classification number: H01L27/11521 ,  H01L21/28273 ,  H01L27/115 ,  H01L27/11524 ,  H01L29/42324 ,  H01L29/66825

Abstract: 本发明公开了一种制造EEPROM单元的方法，该方法包括：在半导体衬底上生长第一氧化物层；在第一氧化物层上形成第一导电层；通过构图第一导电层和第一氧化物层形成第一导电图案和隧道氧化物层，隧道氧化物层位于第一导电图案下；在第一导电图案的侧壁上形成栅极氧化物层且在第一导电图案的两侧形成第二导电图案；通过电连接第一和第二导电图案形成浮动栅极的导电层；在浮动栅极的导电层上形成耦合氧化物层；在耦合氧化物层上形成第三导电层；和通过构图第三导电层、耦合氧化物层和浮动栅极的导电层形成彼此隔开的选择晶体管和控制晶体管，其中在隧道氧化物层上形成包括栅极叠层的选择晶体管，且控制晶体管包括栅极叠层。

公开(公告)号：CN1638099A

公开(公告)日：2005-07-13

申请号：CN200410081976.2

申请日：2004-12-29

Applicant: 三星电子株式会社

Inventor： 金载晟 ,  崔容硕 ,  尹胜范 ,  金龙泰 ,  朴永森

IPC: H01L21/8247 ,  H01L21/8246 ,  H01L27/115 ,  H01L27/105 ,  H01L29/788

CPC classification number: H01L27/11521 ,  H01L21/28273 ,  H01L27/115 ,  H01L29/42328

Abstract: 本发明公开一种包括形成在半导体基底上的通道介电层、浮动栅层、层间介电层和至少两个模层的闪存器件及其制造方法。通过顺序对所述层布图，形成彼此对准的第一模层布图和浮动栅层布图。有选择地横向蚀刻第一模层布图的侧面的露出部分，从而形成在其侧面内具有凹槽的第一模层第二布图。在半导体基底上形成邻近浮动栅层布图的栅介电层。在栅介电层上形成控制栅，该控制栅的宽度由所述第二模层布图中的凹槽预定。通过除去第一模层第二布图，在控制栅的侧壁上形成间隔件。使用所述间隔件作为蚀刻掩膜有选择地蚀刻层间介电层的露出部分和浮动栅层布图，从而形成浮动栅，其宽度由所述凹槽和间隔件的宽度决定。

公开(公告)号：CN1627482A

公开(公告)日：2005-06-15

申请号：CN200410010479.3

申请日：2004-11-15

Applicant: 三星电子株式会社

Inventor： 姜盛泽 ,  尹胜范 ,  韩晶昱 ,  徐辅永 ,  朴成佑 ,  朴志薰

IPC: H01L21/314 ,  H01L21/336 ,  H01L29/788

CPC classification number: H01L21/28273 ,  H01L21/0214 ,  H01L21/3144 ,  H01L29/513 ,  H01L29/7881

Abstract: 在形成半导体器件的方法和根据该方法形成的半导体器件中，在下导电层和上导电层之间提供薄介电层。在一个实施例中，薄介电层由栅极间介电层构成，下导电层由浮置栅极构成，上介电层由晶体管例如非易失性存储单元晶体管的控制栅极构成。使用导致底层的浮置栅极的表面粗糙度减小和导致在浮置栅极上形成薄氮氧化硅层的热处理工艺形成薄介电层。在这种方式中，薄介电层提供了下浮置栅极和上控制栅极之间增强的电容耦合。这还导致晶体管的编程电压、擦除电压和读取电压降低，同时保持阈值电压在希望的范围中。另外，因为假定编程电压降低，则不需要激励电路，所以可以使晶体管和最终存储单元的尺寸小型化并且减轻对电路中高电压区的需要。