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公开(公告)号：CN108139885B
公开(公告)日：2023-04-07
申请号：CN201680056804.0
申请日：2016-06-08
Applicant: ARM有限公司
Inventor： 大卫·雷蒙德·鲁茨 , 克里斯托弗·尼尔·海因兹 , 内尔·伯吉斯
Abstract: 处理电路(2)支持执行具有舍入位置输入操作数的程序指令，以便生出控制信号(14)，用于控制处理电路(16)处理具有有效数值的浮点输入有效数以生成输出结果，该输出结果取决于来自使用由舍入位置输入操作数指定的浮点输入操作数的有效数内的可变舍入点对浮点输入操作数进行的舍入的值。以这种方式，可以便于实现具有浮点操作数和锚定数操作数作为输入的处理操作。
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公开(公告)号：CN108351776B
公开(公告)日：2022-08-23
申请号：CN201680064717.X
申请日：2016-05-25
Applicant: ARM有限公司
Inventor： 大卫·雷蒙德·鲁茨 , 内尔·伯吉斯 , 克里斯托弗·尼尔·海因兹
Abstract: 处理电路对至少一个操作数向量的相应数据元素执行多个处理通道以生成结果向量的相应结果数据元素。处理电路标识每个处理通道的通道位置信息，给定通道的通道位置信息标识将由该给定通道生成的相应结果数据元素在跨结果向量的一个或多个结果元素的相应结果数据值内的相对位置。处理电路被配置为根据针对该通道标识的通道位置信息来执行每个处理通道。这使得能够生成比在硬件中支持的向量大小更宽或更窄的结果。
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公开(公告)号：CN108139885A
公开(公告)日：2018-06-08
申请号：CN201680056804.0
申请日：2016-06-08
Applicant: ARM有限公司
Inventor： 大卫·雷蒙德·鲁茨 , 克里斯托弗·尼尔·海因兹 , 内尔·伯吉斯
CPC classification number: G06F9/3001 , G06F7/483 , G06F7/49947 , G06F9/30014 , G06F9/3016 , G06F9/30185
Abstract: 处理电路(2)支持执行具有舍入位置输入操作数的程序指令，以便生出控制信号(14)，用于控制处理电路(16)处理具有有效数值的浮点输入有效数以生成输出结果，该输出结果取决于来自使用由舍入位置输入操作数指定的浮点输入操作数的有效数内的可变舍入点对浮点输入操作数进行的舍入的值。以这种方式，可以便于实现具有浮点操作数和锚定数操作数作为输入的处理操作。
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公开(公告)号：CN102707921B
公开(公告)日：2017-06-30
申请号：CN201210039154.2
申请日：2012-02-17
Applicant: ARM有限公司
Inventor： 大卫·雷蒙德·鲁茨
IPC: G06F7/57
Abstract: 一种用于执行浮点加法的装置和方法。在操作数A和B上执行加法操作以产生结果R，操作数A和B以及结果R是具有有效数和指数的浮点值。预测电路基于对使操作数A和B经过非类符号相加而产生的输出中将出现的前零数的预测，生成移位指示。结果预归一化电路在对有效数进行相加之前，在操作数A和操作数B的有效数上执行移位操作，丢弃由移位指示所确定的数目的最高有效位，以产生操作数A和B的已修改的有效数。操作数分析电路通过参照操作数A和B的指数来检测前位抵消情况的出现，加法电路在出现前位抵消情况的情形中，执行操作数A和B的已修改有效数的相加，以产生结果R的有效数。这种方法提供了用于执行加法操作的特别简单和高效的装置。
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公开(公告)号：CN105320491A
公开(公告)日：2016-02-10
申请号：CN201510346246.9
申请日：2015-06-19
Applicant: ARM有限公司
IPC: G06F7/535
Abstract: 本发明公开了实现高效除法性能的装置和方法。提供了一种数据处理装置和操作此类数据处理装置的方法，以响应除法指令执行除法操作，以产生除法指令指定的输入分子除以除法指令指定的输入分母的结果值。输入分母和输入分子是二进制值。该装置包括除法电路，被配置为实施除法操作以产生结果值；二的幂次方检测电路，被配置为当输入分母具有±2N给定的值时发出旁路条件信号，其中N是正整数；以及旁路电路，被配置为响应旁路条件信号使得除法电路被旁路并且使得所述结果值被产生为输入分子被移动了N位。
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Patent Agency Ranking
公开(公告)号：CN105302519A
公开(公告)日：2016-02-03
申请号：CN201510423618.3
申请日：2015-07-17
Applicant: ARM有限公司
CPC classification number: G06F7/5525 , G06F7/483
Abstract: 本发明涉及用于执行浮点平方根运算的装置和方法。该数据处理装置具有用于对被开方数值R执行浮点平方根运算以生成结果值的处理电路。处理电路具有用于处理并非是二的精确乘方的被开方数值R的第一平方根处理电路，以及用于处理作为2的精确乘方的被开方数值的第二平方根处理电路。二的乘方检测电路检测被开方数值是否是二的精确乘方并适当地选择第一平方根处理电路的输出或第二平方根处理电路的输出。这使得当被开方数是2的乘方时能够以较少的处理循环生成结果。
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公开(公告)号：CN108733345B
公开(公告)日：2024-03-15
申请号：CN201711367078.7
申请日：2017-12-18
Applicant: ARM 有限公司 , 安谋科技(中国)有限公司
Inventor： 内尔·伯吉斯 , 大卫·雷蒙德·鲁茨 , 贾维尔·迪亚兹·布鲁格拉
IPC: G06F7/496
Abstract: 本公开涉及乘法累加乘积指令。本文提供了一种设备，该设备具有包括L×M乘法器阵列的处理电路。与处理电路相关联的指令解码器支持用于生成至少一个结果元素的乘法累加乘积(MAP)指令，该至少一个结果元素对应于J位操作数的E位部分和K位操作数的F位部分的相应E×F乘积的和，其中1
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公开(公告)号：CN107769791B
公开(公告)日：2023-06-23
申请号：CN201710696272.3
申请日：2017-08-15
Applicant: ARM 有限公司 , 安谋科技(中国)有限公司
Inventor： 大卫·雷蒙德·鲁茨
IPC: H03M7/24
Abstract: 本公开提供用于定点到浮点的转换的装置和方法及2的负幂检测器。数据处理系统(2)支持定点数到浮点数的转换。得到的浮点数可以为次正规的。第一移位器(28)将表示定点数的输入信号移位第一移位量，第一移位量取决于定点数的后跟小数部分的整数部分内的前导零的计数。第二移位器(30)将输入信号移位第二移位量，第二移位量取决于定点数内的可变点位置。次正规结果检测器(34)根据对与具有次正规值的浮点数相对应的可变点位置和前导零的计数的组合的检测来生成选择信号。选择电路(32)根据由次正规结果检测器生成的选择信号选择来自第一移位器或第二移位器的输出中的一者来形成有效数。
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公开(公告)号：CN111752526A
公开(公告)日：2020-10-09
申请号：CN202010201747.9
申请日：2020-03-20
Applicant: ARM有限公司
Inventor： 大卫·雷蒙德·鲁茨
IPC: G06F7/485
Abstract: 本申请公开了浮点相加。提供了浮点相加电路，用于对第一浮点操作数和第二浮点操作数进行相加，对第一浮点操作数和第二浮点操作数各自包括有效位和指数。对齐移位电路基于指数差对较小操作数有效位进行移位，以与较大操作数有效位对齐。增量电路生成较大操作数有效位的备选版本，每个版本基于应用于较大操作数有效位的不同舍入增量。由相加电路生成多个候选和值，每个候选和值表示移位的较小操作数有效位与较大操作数有效位的相应替代版本中的一个之和。选择候选和值中的一个作为第一浮点操作数和第二浮点操作数相加的舍入结果。这允许更快地执行浮点加和，因为舍入增量的延迟可以隐藏在对齐移位延迟的阴影中。
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公开(公告)号：CN108351761A
公开(公告)日：2018-07-31
申请号：CN201680064809.8
申请日：2016-05-25
Applicant: ARM有限公司
Inventor： 大卫·雷蒙德·鲁茨 , 内尔·伯吉斯 , 克里斯托弗·尼尔·海因兹
CPC classification number: G06F7/5443 , G06F7/50 , G06F7/5324 , G06F7/5336
Abstract: 提供了一种用于将包括至少两个X位部分的第一操作数和包括至少一个Y位部分的第二操作数相乘的方法。生成至少两个部分乘积，每个部分乘积包括第一操作数的选定X位部分和第二操作数的选定Y位部分的乘积。根据指示部分乘积的有效数的有效数指示信息来将每个部分乘积转换为冗余表示。在冗余表示中，部分乘积使用多个N位部分来表示，并且在至少两个相邻N位部分的组中，该组的较低N位部分的多个重叠位具有与该组的至少一个较高N位部分的一些最低有效位相同的有效数。将以冗余表示来表示的部分乘积相加。
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