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公开(公告)号：CN111488717B
公开(公告)日：2022-06-10
申请号：CN202010294974.0
申请日：2020-04-15
Applicant: 飞腾信息技术有限公司
IPC: G06F30/3312 , G06F30/398 , G06F30/392 , G06F119/12 , G06F115/02
Abstract: 本发明提供了一种标准单元时序模型的抽取方法、装置、设备及存储介质，该抽取方法包括：将需抽取时序模型的第一标准单元放置于版图的中心位置；从标准单元库中随机选择需添加于第一标准单元周围的多个第二标准单元；在版图中对多个第二标准单元进行布局摆放，得到版图文件；对版图文件中的电源线的连接方式、第一标准单元的引脚连接方式以及第二标准单元的引脚连接方式进行处理；对版图文件中的寄生参数进行提取，生成寄生参数网表，根据寄生参数网表，抽取第一标准单元的时序信息；重复上述步骤，直至得到预设数量的时序信息，将预设数量的时序信息的平均值作为第一标准单元的时序模型。本发明能提高标准单元库时序信息的准确性。
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公开(公告)号：CN111046624A
公开(公告)日：2020-04-21
申请号：CN201911302565.4
申请日：2019-12-17
Applicant: 天津飞腾信息技术有限公司
IPC: G06F30/396 , G06F13/40
Abstract: 本发明提供了一种芯片模块接口时钟结构的构建方法、装置、设备及介质，其中该构建方法包括：对芯片中目标模块的所有接口进行分类，并根据分类结果构建所述目标模块接口的树状结构；提取所述所有接口的接口寄存器；根据所述树状结构和提取到的接口寄存器，构建所述目标模块的接口寄存器时钟子树；其中，所述接口寄存器时钟子树包含多级节点。本发明能使得在对芯片进行静态时序分析发现模块之间有时序违反时，通过调节接口寄存器时钟子树各级节点的时钟延时，即可快速高效的修复因时钟偏差引起的时序违反，提高模块接口的时序修复效率。
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公开(公告)号：CN110555269B
公开(公告)日：2023-04-18
申请号：CN201910824725.5
申请日：2019-09-02
Applicant: 飞腾信息技术有限公司
IPC: G06F30/396 , G06F15/78 , G06F115/06
Abstract: 本发明提供了一种片上系统的顶层时钟树结构，该片上系统包括多个模块，多个模块包括电源可关断模块，电源可关断模块的tap单元的输入端口为时钟信号接入端口，电源可关断模块的tap单元的第一输出端口连接至电源可关断模块的下一级模块的tap单元的输入端口，电源可关断模块的tap单元的第二输出端口为电源可关断模块的时钟树根节点，能极大的降低顶层时钟树的整体延迟，有利于片上系统不同模块之间接口时序的收敛及优化。
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公开(公告)号：CN111488717A
公开(公告)日：2020-08-04
申请号：CN202010294974.0
申请日：2020-04-15
Applicant: 天津飞腾信息技术有限公司
IPC: G06F30/3312 , G06F30/398 , G06F30/392 , G06F119/12 , G06F115/02
Abstract: 本发明提供了一种标准单元时序模型的抽取方法、装置、设备及存储介质，该抽取方法包括：将需抽取时序模型的第一标准单元放置于版图的中心位置；从标准单元库中随机选择需添加于第一标准单元周围的多个第二标准单元；在版图中对多个第二标准单元进行布局摆放，得到版图文件；对版图文件中的电源线的连接方式、第一标准单元的引脚连接方式以及第二标准单元的引脚连接方式进行处理；对版图文件中的寄生参数进行提取，生成寄生参数网表，根据寄生参数网表，抽取第一标准单元的时序信息；重复上述步骤，直至得到预设数量的时序信息，将预设数量的时序信息的平均值作为第一标准单元的时序模型。本发明能提高标准单元库时序信息的准确性。
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Patent Agency Ranking
公开(公告)号：CN111221752A
公开(公告)日：2020-06-02
申请号：CN202010002949.0
申请日：2020-01-02
Applicant: 天津飞腾信息技术有限公司
Abstract: 本发明公开了一种SOC中模块接口时序的优化方法，本发明采用综合考虑接口寄存器前后两级逻辑单元权重的方法来处理接口时序的问题。接口时序处理困难主要是由于接口外面时序的未知，以及接口寄存器内部逻辑的限制，因此本发明通过以数学权重的方式来统筹兼顾接口寄存器内部逻辑单元和接口寄存器外部逻辑单元，从而决定接口寄存器的大致放置位置。本发明充分考虑接口自己所有的时序要求以及接口内部寄存器的所有时序要求，以权重值的形式体现，这样能更准确的描述接口对时序所要求的紧急程度；同时只提供大概的范围限制，不限定具体的位置，只给EDA工具优化时序的方向。
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公开(公告)号：CN111221752B
公开(公告)日：2021-07-23
申请号：CN202010002949.0
申请日：2020-01-02
Applicant: 飞腾信息技术有限公司
Abstract: 本发明公开了一种SOC中模块接口时序的优化方法，本发明采用综合考虑接口寄存器前后两级逻辑单元权重的方法来处理接口时序的问题。接口时序处理困难主要是由于接口外面时序的未知，以及接口寄存器内部逻辑的限制，因此本发明通过以数学权重的方式来统筹兼顾接口寄存器内部逻辑单元和接口寄存器外部逻辑单元，从而决定接口寄存器的大致放置位置。本发明充分考虑接口自己所有的时序要求以及接口内部寄存器的所有时序要求，以权重值的形式体现，这样能更准确的描述接口对时序所要求的紧急程度；同时只提供大概的范围限制，不限定具体的位置，只给EDA工具优化时序的方向。
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公开(公告)号：CN111209714A
公开(公告)日：2020-05-29
申请号：CN202010037199.0
申请日：2020-01-14
Applicant: 天津飞腾信息技术有限公司
IPC: G06F30/3312 , G06F30/392 , G06F115/06
Abstract: 本发明提供了一种片上系统敏感信号线的时序优化装置，包括：设置于敏感信号线周围的电源屏蔽线，所述电源屏蔽线的电源端与片上系统的电源电路的输出端连接；其中，所述敏感信号线为所述片上系统进行静态时序分析时时序违例路径上的信号线。本发明能在不影响信号线周边不需要做优化的路径的情况下，控制信号线的传播延迟，完成信号线的时序优化，提高片上系统的时序优化效率。
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公开(公告)号：CN110795909A
公开(公告)日：2020-02-14
申请号：CN201911081410.2
申请日：2019-11-07
Applicant: 天津飞腾信息技术有限公司
Inventor： 宋振坤 , 田金峰 , 马卓 , 丁军锋 , 张少华 , 周朝旭 , 王春雷 , 宋佳利 , 欧平 , 张明 , 郭御风 , 李珊珊 , 李振虎 , 赵旭野 , 魏龙文 , 薛彤 , 刘登龙 , 吉博林
IPC: G06F30/392
Abstract: 本发明提供了一种片上电源开关链的构建方法、装置、设备及存储介质，其中该构建方法包括：获取片上系统中目标模块的中心区域和缝隙区域内所有门控电源单元psw的坐标位置信息；对中心区域内的psw进行连接，形成第一psw闭环链；获取目标模块的门控电源单元触发信号的坐标位置信息；在第一psw闭环链中接入门控电源单元触发信号和门控电源单元响应信号；对缝隙区域内的psw进行连接，形成第二psw闭环链；确定中心区域内所有psw中距离缝隙区域最近的目标psw；以目标psw为接入点，将第二psw闭环链接入第一psw闭环链，形成片上电源开关链。本发明能快速处理模块中的psw串链，准确的实现psw的最优连接，避免出现冗长的连接线，防止绕线拥塞。
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公开(公告)号：CN110212896A
公开(公告)日：2019-09-06
申请号：CN201910640395.4
申请日：2019-07-16
Applicant: 天津飞腾信息技术有限公司
IPC: H03K17/081 , H02M1/36
Abstract: 本发明公开了一种耐高压低功耗启动电路，包括2*P个NMOS管、PMOS管P1和电容C1，P个NMOS管依次串联形成第一降压电路，另外P个NMOS管依次串联形成第二降压电路，第一降压电路一端和电源VDD相连，另一端通过电容C1后接地VSS且和PMOS管P1的栅极相连，PMOS管P1的源极通过第二降压电路和电源VDD相连，漏极作为耐高压低功耗启动电路的输出端。本发明相对于传统的耐高压启动电路在启动动作完成后难以解决仍然存在的功耗问题，巧妙利用了RC延时在启动动作完成后关闭启动管使得启动电路不存在功耗，该启动电路可广泛应用于耐高压、低功耗电路中，且可以大大减少版图面积的开销。
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