公开(公告)号：CN114141854A

公开(公告)日：2022-03-04

申请号：CN202111019390.3

申请日：2021-09-01

Applicant: 瑞萨电子株式会社

Inventor： 今井朋弘 ,  中泽芳人 ,  永久克己

IPC: H01L29/06 ,  H01L29/739 ,  H01L21/331

Abstract: 本公开涉及半导体器件及其制造方法。提供一种IGBT，能够在降低包括IGBT的半导体器件的泄漏电流的同时处理高速切换。根据一个实施例的半导体器件包括IGBT，该IGBT包括p型集电极层和位错抑制层，p型集电极层在硅衬底的背表面上，位错抑制层用于与p型集电极层中的硅形成异质结。位错抑制层包括硅锗(SiGe)层。

公开(公告)号：CN117747617A

公开(公告)日：2024-03-22

申请号：CN202311053942.1

申请日：2023-08-21

Applicant: 瑞萨电子株式会社

Inventor： 西村智也 ,  酒井敦 ,  永久克己

IPC: H01L27/088 ,  H01L21/8234 ,  H01L29/40 ,  H01L29/423 ,  H01L29/788 ,  H01L21/336

Abstract: 本公开的各实施例涉及半导体器件及其制造方法。在Y方向上延伸的第一沟槽形成在位于单元区域中的半导体衬底和位于外围区域中的半导体衬底中的每一者中。第二沟槽形成在外围区域中的半导体衬底中以在平面图中围绕单元区域。p型本体区域在每个区域中形成在半导体衬底中。多个p型浮置区域形成在外围区域中的半导体衬底中。场板电极形成在第一沟槽和第二沟槽中的每个沟槽的下部处。栅极电极形成在位于单元区域中的第一沟槽的上部处。浮置栅极电极形成在位于外围区域中的第一沟槽和第二沟槽中的每个沟槽的上部。

公开(公告)号：CN115966611A

公开(公告)日：2023-04-14

申请号：CN202211240861.8

申请日：2022-10-11

Applicant: 瑞萨电子株式会社

Inventor： 永久克己 ,  名渊雄太 ,  酒井敦 ,  下村彰宏 ,  德田悟

IPC: H01L29/78 ,  H01L29/06 ,  H01L21/336

Abstract: 半导体器件包括多个单位单元。多个单位单元中的每个单位单元具有一对柱区、在X方向上被形成在该对柱区之间的一对沟槽、以及分别经由栅绝缘膜被形成在该对沟槽中的一对栅电极。在X方向上相邻的两个单位单元共享一对柱区中的一个柱区，并且被布置为关于所共享的柱区对称。这里，两个相邻单位单元中的沟槽中的与插入其间的一个柱区相邻的两个沟槽之间的距离不同于一个单位单元中的一对沟槽之间的距离。

公开(公告)号：CN113745323A

公开(公告)日：2021-12-03

申请号：CN202110564286.6

申请日：2021-05-24

Applicant: 瑞萨电子株式会社

Inventor： 后藤洋太郎 ,  永久克己 ,  野村佳广

IPC: H01L29/423 ,  H01L29/78 ,  H01L21/336

Abstract: 本公开涉及半导体器件以及制造半导体器件的方法。栅极电极经由第一绝缘膜而形成在n型源极区域和n型漏极区域之间的半导体衬底上。第一绝缘膜具有在平面视图中彼此相邻的第二绝缘膜和第三绝缘膜，并且在栅极电极的栅极长度方向上，第二绝缘膜位于n型源极区域侧，而第三绝缘膜位于n型漏极区域侧。第二绝缘膜比第三绝缘膜更薄。第三绝缘膜由层叠膜制成，层叠膜具有在半导体衬底上的第一绝缘膜、在第一绝缘膜上的第二绝缘膜以及在第二绝缘膜上的第三绝缘膜，并且这三个绝缘膜的每个带隙大于第二绝缘膜的带隙。

公开(公告)号：CN110010687A

公开(公告)日：2019-07-12

申请号：CN201811654142.4

申请日：2018-12-26

Applicant: 瑞萨电子株式会社

Inventor： 酒井敦 ,  永久克己 ,  江口聪司 ,  町田信夫 ,  新井耕一 ,  冈本康宏 ,  久田贤一 ,  山下泰典

IPC: H01L29/78 ,  H01L29/06 ,  H01L29/16

Abstract: 本公开用于改进半导体器件的特性。在沟槽下方的漂移层中布置有具有与漂移层相反的导电类型的杂质的第一p型半导体区域，并且进一步布置第二p型半导体区域，第二p型半导体区域从上往下看与形成有沟槽的的区域间隔一定距离并且具有与漂移层相反的导电类型的杂质。第二p型半导体区域通过在Y方向(图中的深度方向)上布置在空间中的多个区域配置。因此，通过提供第一和第二p型半导体区域以及进一步通过布置由空间间隔的第二p型半导体区域，可以在保持栅极绝缘膜的击穿电压的同时降低比导通电阻。

公开(公告)号：CN107644910A

公开(公告)日：2018-01-30

申请号：CN201710546119.2

申请日：2017-07-06

Applicant: 瑞萨电子株式会社

Inventor： 永久克己 ,  酒井敦

IPC: H01L29/78 ,  H01L29/06 ,  H01L21/336

Abstract: 本发明涉及一种半导体器件及其制造方法。在具有STI结构的元件隔离区的LDMOS中，防止绝缘击穿的发生，绝缘击穿可能是在接近元件隔离区的底面的边缘部分的半导体衬底中产生的电子倾泻到栅极电极中时引起的。在紧接着接近嵌入在源极区和漏极区之间的半导体衬底的主表面中的元件隔离区的偏移区的上表面上，提供穿透形成栅极电极的硅膜的沟槽。结果，硅膜和用于填充沟槽的金属膜形成栅极电极。

公开(公告)号：CN104637966A

公开(公告)日：2015-05-20

申请号：CN201410643783.5

申请日：2014-11-10

Applicant: 瑞萨电子株式会社

Inventor： 永久克己 ,  酒井敦 ,  有江宽之

IPC: H01L27/146

Abstract: 本发明涉及半导体器件及其制造方法。提供一种具有高灵敏度，产生较少模糊现象并能提供高可靠性图像的光电转换元件的半导体器件。半导体器件具有半导体衬底，第一p型外延层，第二p型外延层以及第一光电转换元件。第一p型外延层形成在半导体衬底的主表面上。第二p型外延层形成为覆盖第一p型外延层的上表面。第一光电转换元件形成在第二p型外延层中。第一和第二p型外延层每个都由硅制成，并且第一p型外延层具有高于第二p型外延层的p型杂质浓度。