公开(公告)号：CN102903719B

公开(公告)日：2017-05-31

申请号：CN201210265327.2

申请日：2012-07-25

Applicant: 瑞萨电子株式会社

Inventor： 森本薰夫 ,  前田德章 ,  岛崎靖久

IPC: H01L27/11 ,  G11C11/412

CPC classification number: H01L27/1116 ,  G06F17/5072 ,  G11C11/412 ,  H01L23/528 ,  H01L27/0207 ,  H01L27/0928 ,  H01L27/1104

Abstract: 公开了一种半导体器件。更具体地，公开了一种具有SRAM的半导体器件，包括：单块的第一有源区域，第一晶体管和第五晶体管布置在该第一有源区域中；与第一有源区域分离的第二有源区域，第二晶体管布置在该第二有源区域中；单块的第三有源区域，第三晶体管和第六晶体管布置在该第三有源区域中；以及与第三有源区域分离的第四有源区域，第四晶体管布置在该第四有源区域中。每个驱动晶体管被划分为第一晶体管和第二晶体管(或者第三晶体管和第四晶体管)，并且这些驱动晶体管布置在不同的有源区域之上。

公开(公告)号：CN101783168B

公开(公告)日：2013-06-05

申请号：CN201010003179.8

申请日：2010-01-14

Applicant: 瑞萨电子株式会社

Inventor： 小松成亘 ,  山冈雅直 ,  前田德章 ,  森本薰夫 ,  岛崎靖久

IPC: G11C11/41 ,  G11C11/413

CPC classification number: G11C11/413 ,  G11C7/08 ,  G11C7/22 ,  G11C7/227

Abstract: 本发明提供一种半导体集成电路器件，其包括多条字线(wl[0]～)、多条位线(bt[0]、bb[0]～)、多个常规存储单元(MEMCELL)、存取控制电路(WD、CTRL)、多个读出放大器(SA)、第一和第二复制位线(rplbt[0]、[1])、第一和第二复制存储单元(RPLCELL)、第一和第二逻辑电路(INV0、1)。分别在第一和第二复制位线上连接第一和第二复制存储单元，在第一和第二复制位线(rplbt[0]、[1])上分别连接第一和第二逻辑电路(INV0、1)的输入，从第二逻辑电路的输出生成读出放大器使能信号(sae)，该信号(sae)被提供给多个读出放大器(SA)。即使使用了复制位线的存储器的存储容量大容量化，也能减少读出放大器使能信号的生成定时的变化。