公开(公告)号：CN105789308B

公开(公告)日：2020-10-16

申请号：CN201510977440.7

申请日：2015-12-23

Applicant: 瑞萨电子株式会社

Inventor： 安孙子雄哉 ,  江口聪司 ,  市村昭雄 ,  山口夏生 ,  饭田哲也

IPC: H01L29/78 ,  H01L29/06 ,  H01L21/336

Abstract: 本发明涉及半导体器件及其制造方法。在包括周期性布置p型柱和n型柱的超结结构的半导体器件中，形成半导体元件的单元区中的p型柱区的深度制造得比围绕单元区的中间区中的p型柱区的深度浅。由此，单元区的击穿电压低于中间区的击穿电压。使雪崩击穿现象优选发生在即使在产生雪崩电流也会使使该电流分散和平稳流动的单元区中。由此，能避免局部电流集中和伴随发生的击穿，并因此能提高雪崩电阻，即使半导体器件损坏的雪崩电流量。

公开(公告)号：CN105097934B

公开(公告)日：2020-03-20

申请号：CN201510254731.3

申请日：2015-05-18

Applicant: 瑞萨电子株式会社

Inventor： 江口聪司 ,  饭田哲也 ,  市村昭雄 ,  安孙子雄哉

IPC: H01L29/78 ,  H01L21/336 ,  H01L29/06

Abstract: 本发明的各个实施例涉及一种半导体器件及其制造方法。本发明提供了一种包括具有改进的可靠性的功率半导体元件的半导体器件。该半导体器件具有单元区域、和形成在该单元区域外部的外围区域。在单元区域中的n型列区域的n型杂质浓度高于在外围区域中的由外延层组成的n型列区域的n型杂质浓度。进一步地，在单元区域和外围区域中的每一个中，保持电荷平衡；并且将每个总电荷设置为，使在单元区域中的第一p型列区域的总电荷和n型列区域的总电荷分别大于在外围区域中的第三p型列区域的总电荷和由外延层组成的n型列区域的总电荷。

公开(公告)号：CN108695390A

公开(公告)日：2018-10-23

申请号：CN201810284461.4

申请日：2018-04-02

Applicant: 瑞萨电子株式会社

Inventor： 安孙子雄哉 ,  山口夏生 ,  江口聪司

IPC: H01L29/78 ,  H01L29/06 ,  H01L21/336

Abstract: 在具有超级结结构的垂直功率MOSFET中，即使n型柱状物区域和p型柱状物区域的纵横比增加来改变p型柱状物区域的杂质浓度，也可以确保功率MOSFET的耐压。P型半导体区域PR1形成在与p型柱状物区域PC1相邻的n型柱状物NC1的侧面上。在该配置中，p型半导体区域PR1从n型柱状物区域NC1的上端部开始形成深度，该深度是从n型柱状物区域NC1的侧面的上端部至下端部的高度的大约一半。这使得包括p型半导体区域PR1和p型柱状物区域PC1的整个p型柱状物区域的侧面倾斜。

公开(公告)号：CN103227113B

公开(公告)日：2018-05-18

申请号：CN201310029580.2

申请日：2013-01-25

Applicant: 瑞萨电子株式会社

Inventor： 江口聪司 ,  安孙子雄哉 ,  小暮淳一

IPC: H01L21/336 ,  H01L29/78

CPC classification number: H01L29/7802 ,  H01L21/02639 ,  H01L21/26506 ,  H01L21/26566 ,  H01L29/0634 ,  H01L29/1095 ,  H01L29/161 ,  H01L29/165 ,  H01L29/41766 ,  H01L29/66712 ,  H01L29/66727 ,  H01L29/66734 ,  H01L29/7813 ,  H01L29/7842 ,  H01L29/7848

Abstract: 本发明涉及制造垂直平面功率MOSFET的方法和制造沟槽栅极功率MOSFET的方法。在含有具有超结结构的漂移区的超结功率MOSFET的制造步骤中，在形成超结结构之后，典型地执行引入体区等以及与其有关的热处理。然而，在其过程中，包括在超结结构内的P型柱区等中的每一个中的掺杂剂被扩散，从而导致分散的掺杂分布。这引起诸如在漏极与源极之间施加反向偏压时的击穿电压的劣化以及导通电阻的增大之类的问题。根据本发明，在制造基于硅的垂直平面功率MOSFET的方法中，形成沟道区的体区是通过选择性外延生长来形成的。

公开(公告)号：CN117917752A

公开(公告)日：2024-04-23

申请号：CN202311314173.6

申请日：2023-10-11

Applicant: 瑞萨电子株式会社

Inventor： 长浜优 ,  安孙子雄哉

IPC: H01L21/336 ,  H01L29/40 ,  H01L29/78

Abstract: 本公开涉及一种制造半导体器件的方法。在半导体衬底中形成沟槽。在沟槽的内部中形成第一氧化硅膜。多晶硅膜形成在第一氧化硅膜上。通过对多晶硅膜进行热氧化处理，由多晶硅膜形成第二氧化硅膜。因此，形成包括第一氧化硅膜和第二氧化硅膜的绝缘膜。第一导电膜被形成以经由绝缘膜嵌入沟槽的内部。

公开(公告)号：CN116779637A

公开(公告)日：2023-09-19

申请号：CN202211667703.0

申请日：2022-12-23

Applicant: 瑞萨电子株式会社

Inventor： 大水祐人 ,  安孙子雄哉

IPC: H01L29/06 ,  H01L21/336 ,  H01L29/78

Abstract: 本公开的各种实施例涉及一种半导体器件及其制造方法。本文公开了一种用于提高具有沟槽栅型功率MOSFET的半导体器件的性能的技术。具体地，一种制造具有沟槽栅型功率MOSFET的半导体器件的方法，包括：在半导体衬底中形成沟槽；将p型杂质(硼)以及碳(C)均引入到沟槽的底表面中，以形成p型杂质引入区；形成栅电极以填充沟槽；在填充栅电极的沟槽的侧面处形成沟道形成区和源极区；以及对p型杂质引入区进行热处理，以形成具有抑制的晶体缺陷和受控形状的电场弛豫层。

公开(公告)号：CN105374877B

公开(公告)日：2020-09-11

申请号：CN201510493423.6

申请日：2015-08-12

Applicant: 瑞萨电子株式会社

Inventor： 安孙子雄哉 ,  市村昭雄 ,  五十岚俊昭 ,  白井康裕

IPC: H01L29/78 ,  H01L29/06 ,  H01L29/66

Abstract: 本发明提供一种半导体器件，使半导体器件(纵型的功率MOSFET)的特性提高。在将形成有半导体元件的单元区域(CR)包围的周边区域(PER)中设置具有角部的螺旋状的p型柱区域(PC3)。在将形成有半导体元件的单元区域(CR)包围的周边区域(PER)的外延层上形成将单元区域(CR)螺旋状地包围、且具有构成角部的第1侧面和第2侧面的沟槽，在该沟槽埋入外延层。像这样，通过将p型柱区域(PC3)(n型柱区域)螺旋状地配置，而能够避免基于过热点的耐压裕度的降低。另外，由于维持了p型柱区域(PC3)(n型柱区域)的连续性，所以电场朝向外周部被阶段地缓和，耐压得以提高。

公开(公告)号：CN105977285A

公开(公告)日：2016-09-28

申请号：CN201610097166.9

申请日：2016-02-23

Applicant: 瑞萨电子株式会社

Inventor： 市村昭雄 ,  江口聪司 ,  饭田哲也 ,  安孙子雄哉

IPC: H01L29/06 ,  H01L29/78 ,  H01L27/088 ,  H01L21/336 ,  H01L21/8234

CPC classification number: H01L29/0634 ,  H01L29/1095 ,  H01L29/404 ,  H01L29/41766 ,  H01L29/66712 ,  H01L29/66727 ,  H01L29/7811 ,  H01L29/78 ,  H01L21/8234 ,  H01L27/088 ,  H01L29/66568

Abstract: 本发明涉及半导体器件及其制造方法。形成具有高纵横比的超结结构。使用沟槽填充工艺以层的形式分开地形成外延层，并且当每一个层已经形成时，在该层中形成沟槽。例如，当已经形成第一外延层时，在该外延层中形成第一沟槽。随后，当已经形成第二外延层时，在该外延层中形成第二沟槽。随后，当已经形成第三外延层时，在第三外延层中形成第三沟槽。

公开(公告)号：CN105097934A

公开(公告)日：2015-11-25

申请号：CN201510254731.3

申请日：2015-05-18

Applicant: 瑞萨电子株式会社

Inventor： 江口聪司 ,  饭田哲也 ,  市村昭雄 ,  安孙子雄哉

IPC: H01L29/78 ,  H01L21/336 ,  H01L29/06

Abstract: 本发明的各个实施例涉及一种半导体器件及其制造方法。本发明提供了一种包括具有改进的可靠性的功率半导体元件的半导体器件。该半导体器件具有单元区域、和形成在该单元区域外部的外围区域。在单元区域中的n型列区域的n型杂质浓度高于在外围区域中的由外延层组成的n型列区域的n型杂质浓度。进一步地，在单元区域和外围区域中的每一个中，保持电荷平衡；并且将每个总电荷设置为，使在单元区域中的第一p型列区域的总电荷和n型列区域的总电荷分别大于在外围区域中的第三p型列区域的总电荷和由外延层组成的n型列区域的总电荷。

公开(公告)号：CN103227113A

公开(公告)日：2013-07-31

申请号：CN201310029580.2

申请日：2013-01-25

Applicant: 瑞萨电子株式会社

Inventor： 江口聪司 ,  安孙子雄哉 ,  小暮淳一

IPC: H01L21/336 ,  H01L29/78

CPC classification number: H01L29/7802 ,  H01L21/02639 ,  H01L21/26506 ,  H01L21/26566 ,  H01L29/0634 ,  H01L29/1095 ,  H01L29/161 ,  H01L29/165 ,  H01L29/41766 ,  H01L29/66712 ,  H01L29/66727 ,  H01L29/66734 ,  H01L29/7813 ,  H01L29/7842 ,  H01L29/7848

Abstract: 本发明涉及制造垂直平面功率MOSFET的方法和制造沟槽栅极功率MOSFET的方法。在含有具有超结结构的漂移区的超结功率MOSFET的制造步骤中，在形成超结结构之后，典型地执行引入体区等以及与其有关的热处理。然而，在其过程中，包括在超结结构内的P型柱区等中的每一个中的掺杂剂被扩散，从而导致分散的掺杂分布。这引起诸如在漏极与源极之间施加反向偏压时的击穿电压的劣化以及导通电阻的增大之类的问题。根据本发明，在制造基于硅的垂直平面功率MOSFET的方法中，形成沟道区的体区是通过选择性外延生长来形成的。