半导体器件及其制造方法
    16.
    发明公开

    公开(公告)号:CN103904117A

    公开(公告)日:2014-07-02

    申请号:CN201310756195.8

    申请日:2013-12-13

    Abstract: 本发明提供一种半导体器件及其制造方法。根据本发明的半导体器件包括:n+型碳化硅衬底;设置在该n+型碳化硅衬底的第一表面上的第一p型柱状区和n-型外延层;依次设置在n-型外延层上的p型外延层和n+区;贯穿n+区和p型外延层且设置在n-型外延层上的沟槽;设置在该沟槽内的栅极绝缘膜;设置在该栅极绝缘膜上的栅极;设置在该栅极上的氧化膜;设置在该p型外延层、n+区和氧化膜上的源极;以及位于n+型碳化硅衬底的第二表面上的漏极,其中第一p型柱状区设置在n-型外延层内,并且第一P型柱状区设置在沟槽的下方且与沟槽间隔开。

    半导体器件及其制造方法
    17.
    发明授权

    公开(公告)号:CN106876390B

    公开(公告)日:2021-11-16

    申请号:CN201610561758.1

    申请日:2016-07-15

    Abstract: 本发明提供一种半导体器件。该器件包括具有设置在n+型碳化硅衬底的第一表面中的沟槽的n‑型层。n+型区和第一p型区设置在n‑型层和沟槽的侧面处。多个第二p型区设置在n‑型层处并与第一p型区隔开。栅极包括分别设置在沟槽处的第一栅极和从第一栅极延伸的多个第二栅极。源极设置在栅极上并与其绝缘。漏极设置在n+型碳化硅衬底的第二表面上。源极接触彼此隔开的多个第二p型区,在第二p型区中设置有n‑型层。

    肖特基势垒二极管及其制造方法

    公开(公告)号:CN107579121B

    公开(公告)日:2021-05-28

    申请号:CN201611149881.9

    申请日:2016-12-13

    Abstract: 本公开提供了肖特基势垒二极管及其制造方法。根据本公开示范性实施方式的肖特基势垒二极管包括:设置在n+型碳化硅基底的第一表面上的n‑型层;设置在n‑型层上的p+型区域和p型区域,p+型区域和p型区域相互分离;设置在n‑型层、p+型区域和p型区域上的阳极;以及设置在n+型碳化硅基底的第二表面上的阴极,其中p型区域有多个,在平面上具有六角形形状,并且以矩阵形状设置,以及设置在p+型区域和p型区域之间的n‑型层在平面上具有六角形形状而且围绕p型区域。

    半导体器件及其制造方法
    19.
    发明授权

    公开(公告)号:CN107026203B

    公开(公告)日:2021-05-04

    申请号:CN201610983600.3

    申请日:2016-11-09

    Abstract: 本公开涉及半导体器件及其制造方法。一种半导体器件包括:第一n‑型层和第二n‑型层,顺次布置在n+型碳化硅基板的第一表面上;第一沟槽和第二沟槽,布置在第二n‑型层处并且彼此分隔开;p型区域,围绕第一沟槽的侧表面和下表面;n+型区域,布置在p型区域和第二n‑型层上;栅极绝缘层,布置在第二沟槽中;栅电极,布置在栅极绝缘层上;氧化层,布置在栅电极上;源电极,布置在氧化层和n+型区域上且布置在第一沟槽中;以及漏极,布置在n+型碳化硅基板的第二表面处。

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