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公开(公告)号:CN103137661A
公开(公告)日:2013-06-05
申请号:CN201210120057.6
申请日:2012-03-12
Applicant: 现代自动车株式会社
CPC classification number: H01L29/0657 , H01L29/0634 , H01L29/1608 , H01L29/42368 , H01L29/66068 , H01L29/7825
Abstract: 本发明公开的是配置为将集中到栅氧化膜的电场减小并将在器件进行向前动作时所产生的导通电阻降低的LDMOS器件及其制造方法。更具体地,当将n-漂移区形成在P-型基底上时,通过外延工艺将p-基体形成在n-漂移区上,然后将该p-基体区域部分蚀刻,以形成为多个p-外延层,使得当器件执行用于阻断反向电压的动作时,在包括n-漂移区与p-基体之间的接合面的p-外延层与n-漂移区的接合面之间形成耗尽层。
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公开(公告)号:CN117878084A
公开(公告)日:2024-04-12
申请号:CN202310647020.7
申请日:2023-06-02
IPC: H01L23/495 , H01L23/367 , H01L21/60
Abstract: 本发明涉及功率模块及其制造方法。功率模块包括半导体芯片、绝缘电路板和引线框架,所述绝缘电路板包括绝缘层和布置在绝缘层的第一表面上的第一金属层,所述引线框架布置在半导体芯片和绝缘电路板之间。
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公开(公告)号:CN104752505B
公开(公告)日:2019-04-23
申请号:CN201410415577.9
申请日:2014-08-21
Applicant: 现代自动车株式会社
IPC: H01L29/78 , H01L29/06 , H01L21/336
Abstract: 一种半导体器件,包括:布置在包括载流区和位于载流区两侧的终端区的n+型碳化硅衬底的第一表面上的第一n‑型外延层;布置在第一n‑型外延层上的p型外延层;布置在p型外延层上的第二n‑型外延层;布置在载流区中的第一沟槽;布置在各个终端区中的第二沟槽;布置在第一沟槽中的栅极绝缘层;布置在栅极绝缘层上的栅电极;以及布置在第二沟槽中的终端绝缘层,其中终端绝缘层的一侧接触p型外延层和第二n‑型外延层。
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公开(公告)号:CN104465793B
公开(公告)日:2019-03-01
申请号:CN201310757126.9
申请日:2013-12-27
Applicant: 现代自动车株式会社
IPC: H01L29/872 , H01L21/329
Abstract: 本发明提供一种肖特基势垒二极管及制造肖特基势垒二极管的方法。该二极管包括:设置在n+型碳化硅衬底的第一表面上的n‑型外延层;和设置在上述n‑型外延层内的多个p+区域。n+型外延层设置在上述n‑型外延层上,肖特基电极设置在上述n+型外延层上,欧姆电极设置在上述n+型碳化硅衬底的第二表面上。上述n+型外延层包括设置在上述n‑型外延层上的多个柱形部和设置在上述柱形部之间且露出上述p+区域的多个开口。每个柱形部包括接触上述n‑型外延层的大致直线部、和从上述大致直线部延伸的大致曲线部。
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公开(公告)号:CN103915497B
公开(公告)日:2018-05-22
申请号:CN201310593999.0
申请日:2013-11-21
Applicant: 现代自动车株式会社
IPC: H01L29/78 , H01L29/10 , H01L21/336
CPC classification number: H01L29/66666 , H01L29/0688 , H01L29/1608 , H01L29/41766 , H01L29/42312 , H01L29/42316 , H01L29/4232 , H01L29/4236 , H01L29/66068 , H01L29/66734 , H01L29/66787 , H01L29/66795 , H01L29/7802 , H01L29/7813 , H01L29/7834
Abstract: 本发明涉及一种包括碳化硅(SiC)的半导体器件及其制造方法。本发明利用沟槽栅极来增加碳化硅MOSFET中的沟道的宽度。与传统技术相比,根据本发明的示例实施例,可以通过在沟槽的两侧上形成多个延伸到p型外延层的突起来增加沟道的宽度。
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公开(公告)号:CN103137661B
公开(公告)日:2017-08-18
申请号:CN201210120057.6
申请日:2012-03-12
Applicant: 现代自动车株式会社
CPC classification number: H01L29/0657 , H01L29/0634 , H01L29/1608 , H01L29/42368 , H01L29/66068 , H01L29/7825
Abstract: 本发明公开的是配置为将集中到栅氧化膜的电场减小并将在器件进行向前动作时所产生的导通电阻降低的LDMOS器件及其制造方法。更具体地,当将n‑漂移区形成在P‑型基底上时,通过外延工艺将p‑基体形成在n‑漂移区上,然后将该p‑基体区域部分蚀刻,以形成为多个p‑外延层,使得当器件执行用于阻断反向电压的动作时,在包括n‑漂移区与p‑基体之间的接合面的p‑外延层与n‑漂移区的接合面之间形成耗尽层。
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公开(公告)号:CN105702731A
公开(公告)日:2016-06-22
申请号:CN201510711838.6
申请日:2015-10-28
Applicant: 现代自动车株式会社
IPC: H01L29/78 , H01L29/417 , H01L29/10 , H01L21/336
CPC classification number: H01L29/7813 , H01L29/1608 , H01L29/66068 , H01L29/66719 , H01L29/7827 , H01L29/1033 , H01L29/41741 , H01L29/66484 , H01L29/66666
Abstract: 本发明概念涉及半导体器件,且更具体地,涉及能够通过减少阻抗来提高电流量的半导体器件,以及制造所述半导体器件的方法。半导体器件包括置于n+型碳化硅衬底的第一表面上的n-型外延层;置于所述n-型外延层上的n+型区;置于所述n-型外延层和所述n+型区中的第一沟槽和第二沟槽;分别置于所述第一沟槽和第二沟槽内部的第一栅极绝缘层和第二栅极绝缘层;分别置于所述第一栅极绝缘层和第二栅极绝缘层上的第一栅极和第二栅极;置于所述第一沟槽和第二沟槽中一者的两侧的p-型区;置于所述第一栅极和第二栅极上的氧化膜;置于所述n+型区和所述氧化膜上的源极;以及置于所述n+型碳化硅衬底的第二表面上的漏极,其中在所述第一沟槽的两侧上设置有第一沟道,并且在所述第二沟槽的两侧上设置有第二沟道。
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公开(公告)号:CN104752522A
公开(公告)日:2015-07-01
申请号:CN201410484433.9
申请日:2014-09-19
Applicant: 现代自动车株式会社
IPC: H01L29/872 , H01L29/06 , H01L21/329
CPC classification number: H01L29/872 , H01L21/046 , H01L21/0495 , H01L29/0623 , H01L29/1608 , H01L29/6606
Abstract: 本发明涉及一种肖特基势垒二极管及其制造方法,该肖特基势垒二极管包括:n-型外延层,布置在n+型碳化硅基板的第一表面上;第一p+区,布置在n-型外延层上;n型外延层,布置在n-型外延层和第一p+区上;第二p+区,布置在n型外延层上,并且与第一p+区相接触;肖特基电极,布置在n型外延层和第二p+区上;以及欧姆电极,布置在n+碳化硅基板的第二表面上,其中第一p+区具有栅格形状,其包括多个垂直部以及将各个垂直部的两端彼此连接的水平部,垂直部包括多个具有类六边形的第一部、多个连接各个第一部的第二部、以及多个连接第一部和水平部的第三部,并且第二部和第三部被定形为类杆状。
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公开(公告)号:CN103811350A
公开(公告)日:2014-05-21
申请号:CN201310018246.7
申请日:2013-01-17
Applicant: 现代自动车株式会社
IPC: H01L21/336 , H01L29/78 , H01L29/10
CPC classification number: H01L29/1608 , H01L21/0475 , H01L21/049 , H01L29/42356 , H01L29/7827
Abstract: 一种半导体器件及其制造方法。一种制造半导体器件的方法,包括:在n+型碳化硅衬底的第一表面上顺序地形成n-型外延层、p型外延层和第一n+区域;以及穿过所述第一n+区域和所述p型外延层形成沟道;其中,所述沟道的形成包括:在所述第一n+区域上形成感光层图形;通过应用所述感光层图形作为掩模来蚀刻所述第一n+区域和所述p型外延层;在移除所述感光层图形之后,通过在所述第一n+区域上应用非晶碳来形成缓冲层;通过蚀刻所述缓冲层以形成缓冲层图形;应用所述缓冲层图形作为掩模来蚀刻;各向同性地蚀刻以形成所述沟道的第二部分;以及移除所述缓冲层图形。
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公开(公告)号:CN109585406B
公开(公告)日:2023-04-07
申请号:CN201711273586.9
申请日:2017-12-06
IPC: H01L23/495
Abstract: 本发明公开了用于车辆的功率模块。一种用于转换功率的车辆功率模块包括:引线框,其被配置为从外部接收功率或者向外部输出功率;以及基板,其被配置为与所述引线框接合。所述基板包括:图案层,其被设置为电连接到所述引线框;导电层,其被设置为远离所述图案层并且被配置为电接地;以及绝缘层,其设置在所述导电层和所述图案层之间,以使所述图案层与所述导电层绝缘。所述图案层比所述绝缘层更朝着所述引线框突出。
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