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公开(公告)号：CN106847810A
公开(公告)日：2017-06-13
申请号：CN201611229373.1
申请日：2016-12-27
Applicant: 湖南大学
IPC: H01L27/06 , H01L21/8222
CPC classification number: H01L27/0641 , H01L21/8222
Abstract: 本发明公开了一种BJT辅助的改进型GTO结构、控制方法及制备方法，该改进型GTO器件采用单片集成方式在门极关断晶闸管GTO上并联一个辅助型的双极结型晶体管BJT，并联的GTO与BJT共享电极，且电极包括阴极、阳极及门极；控制方法根据施加在器件的阳极和阴极之间正偏置电压变化，控制GTO结构以BJT的工作模式导通，或以BJT与GTO共同开启的工作模式导通；制备方法在当前的GTO或BJT的工艺流程中增加离子注入，与当前的GTO和BJT的制备工艺兼容。本发明能够满足在小电流工作模式和大电流工作模式之间切换，有利于减小器件的功率损耗，且有效提高了原有的GTO的开关速度，适用于负载变化大的电力电子系统。
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公开(公告)号：CN119170647A
公开(公告)日：2024-12-20
申请号：CN202411298833.0
申请日：2024-09-14
Applicant: 湖南大学
IPC: H01L29/78 , H01L23/552 , H01L21/336
Abstract: 本发明涉及一种抗辐射加固的碳化硅MOSFET结构及其制备方法，该结构包括由下至上顺次叠层的漏极金属、N衬底、N型碳化硅和源极金属，所述源极金属和N型碳化硅之间设置有多晶硅栅，所述多晶硅栅和N型碳化硅之间形成有栅氧，所述N型碳化硅的表面形成有源极区，所述源极区的表面与栅氧和源极金属接触，所述N型碳化硅的表面开设有沟槽，所述沟槽位于多晶硅栅的下方，所述沟槽填充有第一N型多晶硅，所述N型碳化硅上的表面形成有第一屏蔽区，所述第一屏蔽区包覆于沟槽的外侧。本发明能提升碳化硅MOSFET器件的抗单粒子栅穿能力和抗单粒子辐射能力。
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公开(公告)号：CN119170644A
公开(公告)日：2024-12-20
申请号：CN202411296112.6
申请日：2024-09-14
Applicant: 湖南大学
IPC: H01L29/78 , H01L29/06 , H01L21/336
Abstract: 本发明涉及一种异质集成N阱的碳化硅MOSFET结构及其制备方法，该结构包括由下至上顺次叠层的漏极金属、N衬底、N型碳化硅和源极金属，源极金属和N型碳化硅之间设置有多晶硅栅，多晶硅栅和N型碳化硅之间形成有栅氧，多晶硅栅的两侧设置有N阱槽，N阱槽开设于N型碳化硅的表面，N阱槽内填充有N型多晶硅，N型多晶硅的表面与栅氧和源极金属接触，N型碳化硅的表面形成有P+区，N阱槽嵌入于P+区内，N阱槽的一侧与N型碳化硅接触，N型多晶硅和N型碳化硅形成异质结结构。本发明利用栅极控制异质结势垒高度的方法实现调控MOSFET器件的开通和关断，可以大幅缩短甚至完全去掉传统平面栅结构中的沟道，实现碳化硅MOSFET器件元胞微缩。
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公开(公告)号：CN119008690A
公开(公告)日：2024-11-22
申请号：CN202410544803.7
申请日：2024-04-30
Applicant: 湖南大学
Abstract: 本发明涉及一种集成正负不对称栅源ESD保护的沟槽栅MOSFET，包括右下至上顺次设置的漏极、衬底、外延层和源极；形成于外延层表面的若干个第一沟槽和一个第二沟槽，所有所述第一沟槽分布于源极区域内，所述第二沟槽位于栅极压焊区内；所述外延层的表面形成有P阱区、P+区和N+区，所述P阱区位于P+区和N+区的下方，所述P+区和N+区均与源极接触电连。本发明充分利用沟槽栅MOSFET器件结构特点，在器件栅极和源极之间构造出具有不对称击穿电压的n‑polySi/p‑SiC异质结二极管和p‑SiC/n‑SiCPN结二极管，通过将两个稳压二极管串联，简洁高效地实现在栅源电极之间集成形成ESD保护结构，满足SiC MOSFET器件开通和关断驱动保护电压不对称的需求。
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公开(公告)号：CN114337225B
公开(公告)日：2024-07-16
申请号：CN202111651125.7
申请日：2021-12-30
Applicant: 湖南大学
Abstract: 本发明属于开关器件的健康管理技术领域，具体涉及一种基于健康状态监测提升变换器可靠性的方法，包括顺次连接的直流源、变换器拓扑、负载和监测装置，所述变换器拓扑包括开关器件，所述开关器件包括IGBT、SiC MOSFET和GaN HEMT；所述监测装置通过对开关器件的电参数或非电参数在线监测，并对获得的电参数或非电参数进行线性拟合，得到某些参数如均压电路中电压和均流电路中电流与开关器件老化情况的函数关系，用于预测所述开关器件的老化程度。本发明利用电路参数和精确的控制算法在监测装置的辅助下平衡各器件的老化程度，提高器件使用寿命从而达到减少维修成本，提高系统整体运行时间的目的。
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Patent Agency Ranking
公开(公告)号：CN112349781A
公开(公告)日：2021-02-09
申请号：CN202011220341.1
申请日：2020-11-05
Applicant: 湖南大学
IPC: H01L29/78 , H01L29/80 , H01L29/06 , H01L27/02 , H01L21/336
Abstract: 本发明公布了一种异质集成二极管的SiC MOSFET器件，其特征在于，包括自下而上依次设置有漏极、N+衬底、N‑外延层、P阱区的元胞结构；所述P阱区的表面设置有金属源极；所述N‑外延层的表面设置有半导体异质结结构；所述半导体异质结结构正面与金属源极连接；所述半导体异质结结构的两侧设置有栅极结构；所述栅极结构位于金属源极和N‑外延层之间；所述P阱区中具有N阱区；所述元胞结构最外侧的P阱区中还具有P+区，所述P+区和N阱区的引出端均与金属源极相连。本发明同时实现MOSFET正向导通特性和异质结二极管的反向续流特性，制备工艺与现有技术具有高度兼容性。
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公开(公告)号：CN107887332B
公开(公告)日：2020-06-09
申请号：CN201710874285.5
申请日：2017-09-25
Applicant: 湖南大学
IPC: H01L21/8234 , H01L21/8238 , H01L23/528 , H01L27/088 , H01L27/092
Abstract: 本发明实施例提供一种用于斩波电路的单片集成半导体芯片及其制备方法，该半导体芯片包括：主控开关MOSFET、同步整流MOSFET、CMOS逻辑驱动芯片；主控开关MOSFET的第一源极区和同步整流MOSFET的第二漏极区通过金属互连线互联并作为半导体芯片的第一预留接口VSW，主控开关MOSFET的第一栅极结构和同步整流MOSFET的第二栅极结构分别连接到CMOS逻辑驱动芯片中第一CMOS和第二CMOS的输出节点，主控开关MOSFET的第一漏极区通过金属互连线引出半导体芯片的第二预留接口Vin。应用本发明实施例提供的方案，能够减小斩波电路体积，减少寄生参数，从而提高功率密度和可靠性。
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公开(公告)号：CN107895739A
公开(公告)日：2018-04-10
申请号：CN201711286736.X
申请日：2017-12-07
Applicant: 湖南大学
IPC: H01L29/73 , H01L21/336
Abstract: 本发明公布了一种适合单片集成的高速高增益横向BJT结构及制备方法，该横向BJT器件可以在采用现有的垂直结构的功率BJT的外延片参数并和功率BJT同步制备的情况下依然保持高电流增益和快速开关的性能，十分便于单片集成。该结构采用在P型基区上生长外延的方式形成N型高掺杂层，通过刻蚀工艺在N型高掺杂层上形成集电区和发射区台面，并在P基区形成基极金属接触窗口。为了提高横向器件的性能，通过重新优化布局将BJT元胞的电极位置调整为：发射极、集电极、基极，从而改变了电流路径，实现了器件性能的提升。该新型结构的横向BJT适用于制备小信号器件，并用于设计和制造逻辑、控制等单元，由于工艺和垂直的功率BJT的工艺完全兼容，方便制备功率集成模块。
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公开(公告)号：CN107871741A
公开(公告)日：2018-04-03
申请号：CN201711033798.X
申请日：2017-10-30
Applicant: 湖南大学
IPC: H01L27/105 , H01L21/82
CPC classification number: H01L27/105 , H01L21/82
Abstract: 本发明实施例提供一种用于DC/DC斩波电路的单片集成半导体芯片及制备方法。所述半导体芯片在同一个外延片上集成BJT和二极管，其中外延片上至少包括衬底层、隔离层、N-层、P-层和N+表面层，其中隔离层位于衬底层和N-层中间，P-层位于N-层和N+表面层中间，BJT至少包括所述N-层、所述P-层和所述N+表面层，二极管至少包括所述N-层，所述BJT和二极管由沟槽间隔。在同一个外延片上通过金属键合技术实现BJT和二极管之间的连接，实现整个单片集成。本发明实施例提供的用于DC/DC电路的单片集成的半导体芯片减小了系统的体积和重量，并显著减小了电路中杂散参数，有利于提高电路的可靠性和电磁兼容性。
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公开(公告)号：CN119364804A
公开(公告)日：2025-01-24
申请号：CN202411535150.2
申请日：2024-10-30
Applicant: 湖南大学
IPC: H10D30/60 , H10D30/01 , H01L23/552
Abstract: 本发明公开了一种抗辐射加固的SiC MOSFET器件结构及制备方法，包括N‑漂移层，所述N‑漂移层的下方设有N+衬底层，所述N+衬底层的下方设有漏极金属层，所述N‑漂移层的上方设有载流子存储层，所述载流子存储层的上方设有源极金属层，所述源极金属下方的中间设有JFET区，所述JFET区内部引入沟槽，所述沟槽的内部设有P型掺杂区和填充区，所述沟槽的两侧设有P‑base区，所述P‑base区内设有N+源区和P+区。本发明采用上述的一种抗辐射加固的SiC MOSFET器件结构及制备方法，大幅降低薄氧中的电场强度，从而提升SiC MOSFET器件抗单粒子穿能力；仅需增加沟槽刻蚀、沟槽侧壁和底部P型离子注入、沟槽回填等工艺既可，工艺复杂度不高。
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