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公开(公告)号：CN110622320B
公开(公告)日：2023-08-08
申请号：CN201880019440.8
申请日：2018-01-26
IPC: H01L29/78 , H01L21/336 , H01L29/12 , H01L29/861 , H01L29/868
Abstract: 半导体装置具备：半导体基板，具有上表面和下表面；上表面电极，设置在半导体基板的上表面；及下表面电极，设置在半导体基板的下表面。在俯视观察时，半导体基板具有包含半导体基板的中心的第一范围和位于第一范围与半导体基板的外周缘之间的第二范围。在第一范围和第二范围分别设置内置有体二极管的MOSFET结构。MOSFET结构在第一范围与第二范围之间互不相同，以使相对于相同电流密度的体二极管的正向电压在第一范围中比在第二范围中高。
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公开(公告)号：CN116487416A
公开(公告)日：2023-07-25
申请号：CN202310355840.9
申请日：2017-10-30
IPC: H01L29/423
Abstract: 提供一种半导体器件，其中在沟槽(6)的端部中，露出沟槽的端部(10)的开口(22)被形成在引出电极(20)中，半导体基板的顶表面侧上的沟槽栅电极(14)的侧表面与沟槽侧表面(12)间隔开，并且与位于半导体基板的顶表面(4)和沟槽侧表面之间的边界线相邻的范围覆盖有层叠绝缘膜，层叠绝缘膜被构造成使得层间绝缘膜在栅极绝缘膜上层叠。在沟槽的直线部中，沟槽栅电极的顶表面与半导体基板的顶表面对准，并且层间绝缘膜不进入沟槽，其中，在沟槽的端部中，沟槽栅电极的顶表面被刻蚀，从而在沟槽的端部中的沟槽栅电极的顶表面的高度低于半导体基板的顶表面和在沟槽的直线部中沟槽栅电极的顶表面两者。这使得能够防止绝缘膜的介电击穿。
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公开(公告)号：CN109844954B
公开(公告)日：2022-05-10
申请号：CN201780062414.9
申请日：2017-09-26
Abstract: 一种半导体器件(10)，包括：半导体衬底(12)，所述半导体衬底(12)包括元件区域(20)和外周耐压区域(22)。所述外周耐压区域包括按照多种方式围住所述元件区域(20)的多个p型保护环(40)。所述保护环(40)中的每个保护环(40)包括高浓度区域(42)和低浓度区域(44)。最外侧保护环的低浓度区域包括位于所述最外侧保护环的高浓度区域的外周侧的第一部分(51x)。所述保护环的各个低浓度区域包括分别位于夹在多个高浓度区域中对应的两个相邻高浓度区域之间的范围内的各个第二部分(52)。所述第一部分在前表面上的宽度比所述第二部分在所述前表面上的宽度宽。
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公开(公告)号：CN109075196B
公开(公告)日：2021-09-03
申请号：CN201680082465.3
申请日：2016-12-26
IPC: H01L29/78 , H01L29/739 , H01L29/06
Abstract: 提供了一种沟槽栅半导体开关元件。该元件的半导体衬底包括：第二导电类型的底部区，其在沟槽的底表面处与栅极绝缘层接触；以及第一导电类型的第二半导体区，其从与体区的下表面接触的位置延伸到与底部区的下表面接触的位置，并且在体区的下侧与栅极绝缘层接触。底部区包括：低浓度区，其在底表面之中的位于沟槽在纵向上的端部处的第一范围中与栅极绝缘层接触；以及高浓度区，其在底表面之中的与第一范围相邻的第二范围中与栅极绝缘层接触。
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公开(公告)号：CN107833921B
公开(公告)日：2021-06-18
申请号：CN201710665659.2
申请日：2017-08-07
IPC: H01L29/78 , H01L29/423 , H01L29/36 , H01L29/10 , H01L21/336
Abstract: 本发明涉及开关器件和制造开关器件的方法。开关器件包括半导体衬底；第一沟槽和第二沟槽；栅极绝缘层；和栅极电极。半导体衬底包括在延伸到第一沟槽和第二沟槽的底表面的区域中布置的第一导电类型的第一半导体区、第二导电类型的本体区、第一导电类型的第二半导体区、第二导电类型的第一底部半导体区和第二底部半导体区，以及从第一沟槽在从本体区的下端的深度到第一沟槽和第二沟槽的底表面的深度的深度范围内延伸以到达第二沟槽的第二导电类型的连接半导体区，所述连接半导体区接触所述第二半导体区，并且被连接到所述本体区以及所述第一底部半导体区和所述第二底部半导体区。
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公开(公告)号：CN110235229A
公开(公告)日：2019-09-13
申请号：CN201880006937.6
申请日：2018-01-17
IPC: H01L21/336 , H01L29/78 , H01L21/28 , H01L21/316 , H01L21/768 , H01L29/06 , H01L29/12 , H01L29/417
Abstract: 通过进行H2退火而使层间绝缘膜(10)致密化。通过进行这样的致密化，与不进行致密化的情况相比，层间绝缘膜(10)变硬。因此，即使在对于层间绝缘膜(10)形成接触孔(10a、10b)后进行成为高温的加热工序，也抑制接触孔(10a、10b)的侧壁的角部变圆。由此，即使成为金属电极的Al－Si层(9d、31c)向接触孔(10a、10b)内的进入量较多，也抑制基于应力的层间绝缘膜(10)的变形，抑制因该应力而使栅极绝缘膜(7)产生裂纹。
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公开(公告)号：CN109844954A
公开(公告)日：2019-06-04
申请号：CN201780062414.9
申请日：2017-09-26
Abstract: 一种半导体器件(10)，包括：半导体衬底(12)，所述半导体衬底(12)包括元件区域(20)和外周耐压区域(22)。所述外周耐压区域包括按照多种方式围住所述元件区域(20)的多个p型保护环(40)。所述保护环(40)中的每个保护环(40)包括高浓度区域(42)和低浓度区域(44)。最外侧保护环的低浓度区域包括位于所述最外侧保护环的高浓度区域的外周侧的第一部分(51x)。所述保护环的各个低浓度区域包括分别位于夹在多个高浓度区域中对应的两个相邻高浓度区域之间的范围内的各个第二部分(52)。所述第一部分在前表面上的宽度比所述第二部分在所述前表面上的宽度宽。
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公开(公告)号：CN104024492A
公开(公告)日：2014-09-03
申请号：CN201280059156.6
申请日：2012-12-03
IPC: C30B29/36
CPC classification number: H01L29/045 , C30B23/025 , C30B29/36 , H01L29/1608
Abstract: 本发明涉及一种SiC单晶，其包含具有{0001}面内方向(主要与＜11-20＞方向平行的方向)的柏氏矢量的位错的密度为3700cm/cm2以下的低位错密度区域(A)。这样的SiC单晶是采用以下的方法得到的：从a面生长晶体切出高偏置角的c面生长籽晶，进行c面生长使得被导入至c面刻面的螺旋位错密度在规定范围内，从得到的c面生长晶体中切出低偏置角的c面生长晶体，进行c面生长使得被导入至c面刻面的螺旋位错密度在规定范围内。SiC晶片以及半导体器件由这样的SiC单晶得到。
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公开(公告)号：CN110073497B
公开(公告)日：2022-07-08
申请号：CN201780076727.X
申请日：2017-11-28
IPC: H01L29/872 , H01L21/329 , H01L29/06 , H01L29/78
Abstract: 一种半导体装置，其具有半导体衬底、设置在半导体衬底的前表面中的第一沟槽、设置在第一沟槽内部的阳极电极、以及设置在半导体衬底的背表面上的阴极电极。所述半导体衬底具有第一p型区域、第二p型区域和与第一p型区域和第二p型区域接触的主n型区域，并且与第一沟槽的侧表面中的阳极电极形成肖特基接触。半导体衬底满足下述关系，即，当在平面图中观察前表面时，第一沟槽的面积小于主n型区域与在第一沟槽的侧表面中的阳极电极相接触的肖特基界面的面积。
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公开(公告)号：CN108335965B
公开(公告)日：2021-12-17
申请号：CN201711431619.8
申请日：2017-12-26
Abstract: 本发明提供一种SiC‑MOSFET及其制造方法。在SiC基板上通过外延生长来形成n型的漂移区、p型的第一体区、p型的接触区。在接触区通过蚀刻来形成使第一体区露出的开口，在露出于开口内的第一体区上通过外延生长来形成p型的第二体区。通过外延生长来形成n型的源区，在源区的位于接触区上的范围的一部分通过蚀刻来形成使接触区露出的开口。通过蚀刻来形成从源区通过接触区的开口内而延伸至漂移区的沟槽，在沟槽内形成栅极绝缘膜及栅电极。
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