公开(公告)号：CN1700443A

公开(公告)日：2005-11-23

申请号：CN200510068489.7

申请日：2005-04-28

Applicant: 株式会社半导体能源研究所

Inventor： 笹川慎也 ,  冈本悟 ,  物江滋春

IPC: H01L21/768 ,  H01L21/60 ,  H01L23/52

CPC classification number: H01L27/3276 ,  G02F2001/13629 ,  H01L21/32136 ,  H01L21/32137 ,  H01L21/32139 ,  H01L51/0021 ,  H01L51/0023 ,  H01L51/5281 ,  H01L2924/0002 ,  H05K3/06 ,  H05K2203/0315 ,  H05K2203/0346 ,  H05K2203/095 ,  H05K2203/1476 ,  H01L2924/00

Abstract: 公开了一种能够减少布线之间颗粒的衬底上布线以及一种制作此布线的方法。根据本发明，提供了一种制作衬底上布线的方法，它包含：在第一导电层上形成第一掩模图形；借助于在第一条件下对第一掩模图形进行腐蚀而形成第二掩模图形，同时，借助于对第一导电层进行腐蚀而形成具有剖面倾斜角的侧面的第二导电层；以及在第二条件下对第二导电层和第二掩模图形进行腐蚀；其中，第一条件下的第一导电层对第一掩模图形的选择比在0.25－4的范围内，而第二条件下的第二导电层对第二掩模图形的选择比大于第一条件下的选择比。

公开(公告)号：CN1471136A

公开(公告)日：2004-01-28

申请号：CN03145480.1

申请日：2003-07-01

Applicant: 株式会社半导体能源研究所

Inventor： 物江滋春

IPC: H01L21/28 ,  H01L21/336 ,  G02F1/136

CPC classification number: H01L29/78696 ,  H01L21/76838 ,  H01L29/42384 ,  H01L29/4908 ,  H01L29/66757 ,  H01L29/78621 ,  H01L2029/7863

Abstract: 栅电极由包含多个导电层的叠层结构形成，从而沿下部第一导电层的沟道的宽度大于沿上部第二导电层的沟道的宽度。在用于形成LDD的离子掺杂过程中，栅电极被用作掩模。结合干刻工艺，用于形成栅电极的掩模图案被加工成最佳形状，从而与栅电极重叠的LDD(Lov)为1μm或1μm以上，优选1.5μm或1.5μm以上。