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公开(公告)号：CN105518794A
公开(公告)日：2016-04-20
申请号：CN201380079357.7
申请日：2013-09-05
Applicant: 株式会社东芝
Inventor： 白川政信
CPC classification number: G11C16/0483 , G11C11/5628 , G11C16/06 , G11C16/3459
Abstract: 实施方式涉及的半导体存储装置具备多个存储单元、字线、位线以及行解码器。存储单元层叠在半导体基板上。字线与存储单元的栅连接。位线与存储单元的电流路径电连接，并能够传送数据。行解码器向字线施加电压。向存储单元的数据的写入通过反复进行多次包含编程工作和验证工作的编程循环来执行。在一次编程循环中，所述行解码器对选择字线依次施加M次编程电压，接着对所述选择字线依次施加N次验证电压，其中，M为1以上的自然数，N为比M大且3以上的自然数。
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公开(公告)号：CN101101792B
公开(公告)日：2010-06-02
申请号：CN200710127460.0
申请日：2007-07-05
Applicant: 株式会社东芝
CPC classification number: G11C8/08 , G11C11/5628 , G11C11/5642 , G11C16/0483 , G11C16/26 , G11C29/835
Abstract: 半导体存储器装置，包括：可电擦写且其中设置有非易失性存储器单元的存储器单元阵列；行解码器，其配置为选择存储器单元阵列中的存储器单元，该行解码器包括标志锁存器，其中为存储器单元阵列中坏块设置坏块标志；感测放大器，其配置为感测存储器单元阵列中所选存储器单元的数据；和输出电路，其配置为输出感测放大器中的读出数据，所述输出电路包括输出数据固定电路，其配置为按照坏块标志将输出数据固定在逻辑电平。
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公开(公告)号：CN105938724A
公开(公告)日：2016-09-14
申请号：CN201610101758.3
申请日：2016-02-24
Applicant: 株式会社东芝
IPC: G11C16/08
Abstract: 本发明的实施方式提供一种能够有效率地修复不良的半导体存储装置及存储系统。实施方式的半导体存储装置具备第1及第2区块(正常BLK及A型BLK)、以及行控制电路(120、130)。行控制电路(120、130)对第1区块以第1模式进行控制，对第2区块以第2模式进行控制。第1及第2区块分别具备第1至第3字线(WLn+1、WLn－1、WLn)。行控制电路(120、130)在第1模式下选择第3字线(WLn)，将第1及第2字线这两者(WLn+1、WLn－1)设为非选择。进而，在第2模式下，选择第1及第3字线这两者(WLn和WLn+1)，将第2字线(WLn－1)设为非选择。
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公开(公告)号：CN105912483A
公开(公告)日：2016-08-31
申请号：CN201510553494.0
申请日：2015-09-02
Applicant: 株式会社东芝
CPC classification number: G06F3/0611 , G06F3/0659 , G06F3/0679 , G11C7/1042 , G11C7/1063 , G11C16/0483 , G06F13/1668 , G06F12/063 , G06F13/28
Abstract: 实施方式的存储系统包含：存储器控制器，具有第1～第n(n为2以上的自然数)的第1数据输入输出端子；第1半导体芯片，具有分别与所述第1数据输入输出端子连接的第1～第n的第2数据输入输出端子；及第2半导体芯片，具有与所述第2数据输入输出端子并联地分别与所述第1数据输入输出端子连接的第1～第n的第3数据输入输出端子；若从所述存储器控制器对所述第1半导体芯片及所述第2半导体芯片输出第1请求信号，便从所述第2数据输入输出端子的第w个端子(w为1～n的自然数)输出所述第1半导体芯片的状态信息，且从所述第3数据输入输出端子的第x个端子(x为与w不同的1～n的自然数)输出所述第2半导体芯片的状态信息。
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Patent Agency Ranking
公开(公告)号：CN105448336A
公开(公告)日：2016-03-30
申请号：CN201510101093.1
申请日：2015-03-06
Applicant: 株式会社东芝
Abstract: 实施方式的半导体存储装置具有第1存储单元、与所述第1存储单元相邻的第2存储单元、与所述第1存储单元结合的第1字线、及与所述第2存储单元结合的第2字线。在从所述第1存储单元读出数据时，对所述第1字线施加第1电压、及与所述第1电压不同的第2电压。在对所述第1字线施加所述第1电压的期间，施加于所述第2字线的电压变动第1次数，在对所述第1字线施加所述第2电压的期间，施加于所述第2字线的电压变动与所述第1次数不同的第2次数。
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公开(公告)号：CN105448335A
公开(公告)日：2016-03-30
申请号：CN201510100759.1
申请日：2015-03-06
Applicant: 株式会社东芝
Inventor： 白川政信
Abstract: 本发明的实施方式提供一种高品质半导体存储装置。实施方式的半导体存储装置包括：非易失性存储单元晶体管(MT)，相对于半导体衬底沿垂直方向延伸且具备多个存储单元晶体管(MT)的多个串单元(SU)，具备多个串单元(SU)的多个区块(BLK)，具备多个区块的存储单元阵列(130)，在同一区块(BLK)内连接于多个存储单元晶体管(MT)的栅极电极的多条字线(WL)，对存储单元晶体管(MT)进行数据的编程的控制电路(122)，以及设置在控制电路(122)内且存储连接于存储单元晶体管(MT)的每条字线的编程条件数据的寄存器(122c)。
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公开(公告)号：CN105405464A
公开(公告)日：2016-03-16
申请号：CN201510555667.2
申请日：2015-09-02
Applicant: 株式会社东芝
CPC classification number: G06F12/0811 , G06F12/0868 , G06F2212/283 , G11C8/08 , G11C11/5628 , G11C11/5635 , G11C11/5642 , G11C16/0483 , G11C16/08 , G11C16/10 , G11C16/16 , G11C16/26 , G11C16/30 , G11C29/021 , G11C29/028 , G11C2029/1202
Abstract: 本发明的实施方式提供一种数据的可靠性更高的半导体存储装置。实施方式的半导体存储装置(100)包括存储器单元阵列(111)、多条字线、以及控制电路(120)。存储器单元阵列(111)具备多个存储器串(114)，且多个存储器串(114)的各个具有串联连接的多个存储器单元。多条字线共通连接在多个存储器串(114)。控制电路(120)对包含连接在多条字线的各者的多个存储器单元的页面控制写入动作及读出动作。控制电路(120)对在存储器串(114)流通的单元电流进行测定，且基于单元电流的测定结果修正对字线所施加的写入电压。
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公开(公告)号：CN105405464B
公开(公告)日：2019-08-02
申请号：CN201510555667.2
申请日：2015-09-02
Applicant: 株式会社东芝
CPC classification number: G06F12/0811 , G06F12/0868 , G06F2212/283 , G11C8/08 , G11C11/5628 , G11C11/5635 , G11C11/5642 , G11C16/0483 , G11C16/08 , G11C16/10 , G11C16/16 , G11C16/26 , G11C16/30 , G11C29/021 , G11C29/028 , G11C2029/1202
Abstract: 本发明的实施方式提供一种数据的可靠性更高的半导体存储装置。实施方式的半导体存储装置(100)包括存储器单元阵列(111)、多条字线、以及控制电路(120)。存储器单元阵列(111)具备多个存储器串(114)，且多个存储器串(114)的各个具有串联连接的多个存储器单元。多条字线共通连接在多个存储器串(114)。控制电路(120)对包含连接在多条字线的各者的多个存储器单元的页面控制写入动作及读出动作。控制电路(120)对在存储器串(114)流通的单元电流进行测定，且基于单元电流的测定结果修正对字线所施加的写入电压。
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公开(公告)号：CN105913872A
公开(公告)日：2016-08-31
申请号：CN201510608406.2
申请日：2015-09-22
Applicant: 株式会社东芝
Abstract: 本发明涉及一种存储器系统。根据一个实施例，所述存储器系统包括非易失性半导体存储器和存储器控制器。所述存储器控制器具有第一信号生成部分、第二信号生成部分以及第一接口部分，所述第一信号生成部分生成与用于所述非易失性半导体存储器的读取操作的读取电压相关的第一信号，所述第二信号生成部分生成指定用于纠正所述读取电压的温度的温度系数的第二信号，并且所述第一接口部分输出所述第一信号、所述第二信号以及读取命令。所述非易失性半导体存储器具有字线、包括连接到所述字线的存储器基元的存储器基元阵列以及第二接口部分，所述第二接口部分接收所述第一信号、所述第二信号以及所述读取命令。
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