公开(公告)号：CN1505050A

公开(公告)日：2004-06-16

申请号：CN200310118756.8

申请日：2003-12-02

Applicant: 松下电器产业株式会社

Inventor： 黑田直喜

IPC: G11C11/413 ,  G01R31/28 ,  H01L27/11 ,  H01L21/66

CPC classification number: G11C29/021 ,  G11C11/4074 ,  G11C29/02 ,  G11C29/12005 ,  G11C2029/5004 ,  G11C2207/105

Abstract: 本发明提供一种半导体集成电路器件，在同一芯片上布置多个内部电源发生电路，具备共用的监测用焊盘，其中，各内部电源发生电路分别通过开关，至少一部分与共用的监测用焊盘连接；通过开关，能选择性地连接各内部电源发生电路和监测用焊盘。

公开(公告)号：CN102906819A

公开(公告)日：2013-01-30

申请号：CN201180025911.4

申请日：2011-10-26

Applicant: 松下电器产业株式会社

Inventor： 黑田直喜

IPC: G11C11/419 ,  G11C11/41

CPC classification number: G11C7/062 ,  G11C7/12 ,  G11C7/18 ,  G11C11/419

Abstract: 本发明提供一种半导体存储装置。在具有分层位线结构的SRAM(静态随机存取存储器)中，利用对与存储器单元相连的局部位线(LBL/NLBL)进行预充电的P沟道晶体管(10a、10b)、栅极与局部位线相连且漏极与全局位线(GBL/NGBL)相连的P沟道晶体管(8a、8b)、和栅极与全局位线相连且漏极与局部位线相连的N沟道晶体管(9a、9b)来构成局部SA(读出放大器)电路(2)。由此，无需细致的定时控制就能实现写入时的向非选择存储单元的恢复动作，并且也能实现基于反馈功能的读出动作的高速化，且也能达成节省面积化。

公开(公告)号：CN100426257C

公开(公告)日：2008-10-15

申请号：CN200510053756.3

申请日：2005-03-11

Applicant: 松下电器产业株式会社

Inventor： 黑田直喜 ,  中居祐二

IPC: G06F12/00 ,  G11C7/00

CPC classification number: G11C7/10 ,  G11C7/1006 ,  G11C2207/107

Abstract: 本发明公开了一种半导体集成电路装置，在不降低数据处理性能的情况下，多个逻辑电路能够共用DRAM块。DRAM块14由DRAM14、15构成。逻辑电路11、12通过存取电路20，向DTSM块14共同进行存取。DRAM块14的工作时钟频率设定得比逻辑电路11、12的系统时钟高，逻辑电路11、12的20位输出D1、D2被串行/并行转换为60位数据D1，并被写入DRAM块14。

公开(公告)号：CN100375194C

公开(公告)日：2008-03-12

申请号：CN200310118756.8

申请日：2003-12-02

Applicant: 松下电器产业株式会社

Inventor： 黑田直喜

IPC: G11C11/413 ,  G01R31/28 ,  H01L27/11 ,  H01L21/66

CPC classification number: G11C29/021 ,  G11C11/4074 ,  G11C29/02 ,  G11C29/12005 ,  G11C2029/5004 ,  G11C2207/105

Abstract: 本发明提供一种半导体集成电路器件，在同一芯片上布置多个内部电源发生电路，具备共用的监测用焊盘，其中，各内部电源发生电路分别通过开关，至少一部分与共用的监测用焊盘连接；通过开关，能选择性地连接各内部电源发生电路和监测用焊盘。

公开(公告)号：CN1480947A

公开(公告)日：2004-03-10

申请号：CN03127505.2

申请日：2003-08-05

Applicant: 松下电器产业株式会社

Inventor： 贞方博之 ,  黑田直喜

IPC: G11C11/34 ,  G11C29/00

CPC classification number: G11C29/56004 ,  G11C29/26 ,  G11C2029/0401 ,  G11C2029/1806 ,  G11C2029/2602

Abstract: 近年的系统LSI根据系统侧的要求，在1个芯片上载放多个容量和位宽度不同的RAM。但是，在检查多个RAM时，即使对各RAM准备了专用端子，对于容量不同的RAM，由于内部X、Y地址分配不同，所以不能用同一测试图形（例如HALF－MARCH）检查，必需按同一容量RAM进行分组并检查，导致检查时间变长。作为RAM控制信号设置外部地址信号和测试专用地址信号，在后者的情况下，使1个芯片内的容量最大的RAM3的X、Y地址数和其它RAM4、5相同，使各RAM3～5的X、Y地址分配相同。

公开(公告)号：CN1407558A

公开(公告)日：2003-04-02

申请号：CN02129744.4

申请日：2002-08-14

Applicant: 松下电器产业株式会社

Inventor： 黑田直喜 ,  县政志

IPC: G11C11/401 ,  G11C11/407 ,  H01L27/108

CPC classification number: G11C7/22 ,  G11C7/1072 ,  G11C2207/2281

Abstract: 一种半导体存储器，让由经路：“应存取的存储单元中的晶体管Ta”—“位线对(Bai1，/Bai1)，(Bai2，/Bai2)”—“列选择开关14ai，15ai”—“数据线对DBa”构成的端口A、和由经路“应存取的存储单元中的晶体管Tb”—“位线对(Bbi1，/Bbi1)，(Bbi2，/Bbi2)”—“列选择开关14bi，15bi”—“数据线对DBb”构成的端口B在2个时钟CLK周期下交替工作。传到数据线对RDB上的数据，在每个时钟CLK周期下由传输门50，51交替着转送给数据线对RDB，由读出放大器25放大，被输给输出入缓冲器27。输出入缓冲器27在1个时钟CLK周期下将来自读出放大器25的数据输给外部。

公开(公告)号：CN102934169A

公开(公告)日：2013-02-13

申请号：CN201180021805.9

申请日：2011-07-26

Applicant: 松下电器产业株式会社

Inventor： 黑田直喜

IPC: G11C11/41 ,  G11C11/413 ,  G11C11/419

CPC classification number: G11C8/08 ,  G11C7/12 ,  G11C11/16 ,  G11C11/1653 ,  G11C11/1675 ,  G11C11/1693 ,  G11C11/4091 ,  G11C11/419

Abstract: 本发明提供一种半导体存储装置。其中具备与读出用位线及写入用位线对相连的存储器单元(1)和与读出用位线相连的数据放大器(2)。预充电电位重新设定电路(3)利用根据由数据放大器(2)放大后的存储器单元(1)的数据而对写入用位线对生成预充电电位的功能，将未被选择的写入用位线对的预充电电位设定为相当于存储器单元(1)的保持数据的电位关系。由此，可以防止写入时的未被选择存储器单元(1)的数据破坏，并且使动作高速化且实现小面积化。

公开(公告)号：CN101425329A

公开(公告)日：2009-05-06

申请号：CN200810131164.2

申请日：2008-07-30

Applicant: 松下电器产业株式会社

Inventor： 黑田直喜

IPC: G11C11/34 ,  G11C11/4091 ,  G11C11/4093

Abstract: 本发明公开了一种半导体存储装置。设有：连接在存储器阵列(1)的数据线DL、XDL上的数据线用读出放大器/写入缓冲器(6)、连接在虚设存储器阵列(2)的虚设数据线DDL、XDDL上的数据线用读出放大器控制信号生成逻辑电路。利用该逻辑电路(7)的输出信号来启动读出放大器(6)。因此，在动态随机存取存储器(DRAM)那样的利用位线将动态数据放大并读出的半导体存储装置中，能够实现高速的存取，且很容易地就能够实现各种存储器规格。

公开(公告)号：CN1252731C

公开(公告)日：2006-04-19

申请号：CN02129744.4

申请日：2002-08-14

Applicant: 松下电器产业株式会社

Inventor： 黑田直喜 ,  县政志

IPC: G11C11/401 ,  G11C11/407 ,  H01L27/108

CPC classification number: G11C7/22 ,  G11C7/1072 ,  G11C2207/2281

Abstract: 一种半导体存储器，让由经路：“应存取的存储单元中的晶体管Ta”-“位线对(Bai1，/Bai1)，(Bai2，/Bai2)”-“列选择开关14ai，15ai”-“数据线对DBa”构成的端口A、和由经路“应存取的存储单元中的晶体管Tb”-“位线对(Bbi1，/Bbi1)，(Bbi2，/Bbi2)”-“列选择开关14bi，15bi”-“数据线对DBb”构成的端口B在2个时钟CLK周期下交替工作。传到数据线对RDB上的数据，在每个时钟CLK周期下由传输门50，51交替着转送给数据线对RDB，由读出放大器25放大，被输给输出入缓冲器27。输出入缓冲器27在1个时钟CLK周期下将来自读出放大器25的数据输给外部。

公开(公告)号：CN1667748A

公开(公告)日：2005-09-14

申请号：CN200510053756.3

申请日：2005-03-11

Applicant: 松下电器产业株式会社

Inventor： 黑田直喜 ,  中居祐二

IPC: G11C11/4063 ,  G11C7/00

CPC classification number: G11C7/10 ,  G11C7/1006 ,  G11C2207/107

Abstract: 本发明公开了一种半导体集成电路装置，在不降低数据处理性能的情况下，多个逻辑电路能够共用DRAM块。DRAM块14由DRAM14、15构成。逻辑电路11、12通过存取电路20，向DRAM块14共同进行存取。DRAM块14的工作时钟频率设定得比逻辑电路11、12的系统时钟高，逻辑电路11、12的20位输出D1、D2被串行/并行转换为60位数据D1，并被写入DRAM块14。