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公开(公告)号：CN112818631B
公开(公告)日：2023-06-06
申请号：CN202011636413.0
申请日：2020-12-31
Applicant: 广东省大湾区集成电路与系统应用研究院 , 锐立平芯微电子(广州)有限责任公司
IPC: G06F30/398
Abstract: 本发明涉及一种平面晶体管的设计准则及平面晶体管，包括：使用优先方法将关键的设计准则进行评估并划分成4个级别；对所述设计准则优先级排序的第一级别为：新规则；对所述设计准则优先级排序的第二级别为：区域关键规则；对所述设计准则优先级排序的第三级别为：设计关键规则；对所述设计准则优先级排序的第四级别为：产量关键规则；所述第一级别的优先级最高，所述第四级别的优先级最低；使用优先方法评估所述设计准则以及所述设计准则设计的创新的设计布局，将所述平面晶体管的设计准则和设计架构达到最佳化。
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公开(公告)号：CN116072535A
公开(公告)日：2023-05-05
申请号：CN202310055946.7
申请日：2023-01-18
Applicant: 广东省大湾区集成电路与系统应用研究院 , 锐立平芯微电子(广州)有限责任公司
IPC: H01L21/308 , H01L21/027
Abstract: 本申请涉及半导体技术领域，特别是涉及一种沟槽的制备方法。一种沟槽的制备方法包括：提供基底，基底包括待第一刻蚀区；在基底上形成光刻胶层，光刻胶层覆盖基底的上表面；在光刻胶层对应第一待刻蚀区的位置设置Sbar标记，Sbar标记的宽度小于第一待刻蚀区的宽度；对Sbar标记及光刻胶层进行光刻，以得到图形化光刻胶层，图形化光刻胶层对应第一待刻蚀区的位置内形成有第一开口，第一开口内对应Sbar标记的位置具有预设厚度的残留光刻胶层；基于图形化光刻胶层对基底进行刻蚀，以于基底内形成第一沟槽，第一沟槽的底部呈阶梯状。本方法通过在光刻胶层对应第一待刻蚀区的位置设置Sbar标记，达到了同一个沟槽内产生不同的刻蚀深度。
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公开(公告)号：CN116052497A
公开(公告)日：2023-05-02
申请号：CN202211573695.3
申请日：2022-12-08
Applicant: 广东省大湾区集成电路与系统应用研究院 , 锐立平芯微电子(广州)有限责任公司
Abstract: 本发明提供一种半导体混合实境培训方法、装置、电子设备及存储介质，对于所获取的使用者的目标考核事件，可以对该目标考核事件所在的现场环境进行虚拟化，以建立该现场环境的虚拟画面；进而，调取已建立的三维虚拟实境的实体画面，对该实体画面与虚拟画面进行整合输出；进一步，捕捉使用者在所输出画面中的行为反应，并基于所捕捉的使用者的行为反应输出使用者的考核结果。基于本发明，能够藉由混合实境的模式，模拟人员在在半导体厂内对操作流程的学习、安全管理的教育、突发事件的反应，做正确及完整的教育培训。采取的是类似情景学习，能加强人员学习的吸收效果，达成演练的成效。
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公开(公告)号：CN112836462B
公开(公告)日：2023-04-28
申请号：CN202011636419.8
申请日：2020-12-31
Applicant: 广东省大湾区集成电路与系统应用研究院 , 锐立平芯微电子(广州)有限责任公司
IPC: G06F30/392 , G06F30/398
Abstract: 本申请涉及一种标准单元制备方法、标准单元、集成电路及系统芯片，所述方法包括提供第一标准单元，所述第一标准单元包括至少一个标准阈值电压器件，且所述标准阈值电压器件为采用全耗尽绝缘体上硅工艺制成；形成背压通孔，所述背压通孔沿第一标准单元的厚度方向向下延伸并贯穿氧化埋层；于所述背压通孔内形成导电插塞；向所述导电插塞的另一端施加正向偏压，使得所述第一标准单元的开关速度达到第二标准单元的开关速度，其中，所述第一标准单元的高度小于所述第二标准单元的高度。本申请实现了用户在利用新的标准单元库设计时，在同等体硅工艺单元库面积下，带来更大的驱动电流，有效满足了全耗尽绝缘体上硅工艺设计的需求。
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公开(公告)号：CN115621145A
公开(公告)日：2023-01-17
申请号：CN202211316650.8
申请日：2022-10-26
Applicant: 锐立平芯微电子(广州)有限责任公司 , 广东省大湾区集成电路与系统应用研究院
IPC: H01L21/66
Abstract: 本申请实施例公开了一种晶圆缺陷检测优化方法及设备，涉及半导体技术领域，方法包括：接收目标晶圆盒并获取对应的尾数信息，尾数信息用于区分检测批次，且目标晶圆盒中放置有通过各个腔体生产的待测晶圆；确定目标晶圆盒的目标检测项目，并根据目标检测项目、对应的晶圆抽检机制以及尾数信息，从目标晶圆盒中抽检对应编号的目标晶圆；其中，不同的检测项目对应不同的晶圆抽检机制，晶圆抽检机制用于确定并计算抽检晶圆的数量和标号；对选中的目标晶圆进行缺陷检测。
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Patent Agency Ranking
公开(公告)号：CN115524351A
公开(公告)日：2022-12-27
申请号：CN202211316855.6
申请日：2022-10-26
Applicant: 锐立平芯微电子(广州)有限责任公司 , 广东省大湾区集成电路与系统应用研究院
IPC: G01N23/20008 , G01N23/04 , G01N1/28
Abstract: 本发明提供的一种试片前处理方法，属于半导体制备技术领域，包括以下步骤：S1在待处理试片的背面设置粘性物质，通过粘性物质将待处理试片固定在离心设备上；S2在待处理试片的表面滴上环氧树脂，并通过离心方式使环氧树脂均匀布满待处理试片表面；S3取下待处理试片后对环氧树脂进行固化处理形成保护层；S4在保护层上形成金属层。本发明通过研磨机、环氧树脂、加热板和镀金机等实验室基础设备及材料，快速有效地在试片上形成保护膜以避免试片在后续制程中因离子束照射而受损，大大节省了设备成本支出与时间支出。
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公开(公告)号：CN115440583A
公开(公告)日：2022-12-06
申请号：CN202211310053.4
申请日：2022-10-25
Applicant: 锐立平芯微电子(广州)有限责任公司 , 广东省大湾区集成电路与系统应用研究院
IPC: H01L21/311 , H01L21/768
Abstract: 本发明涉及半导体技术领域,公开了芯片金属互连线的制作方法及氧化层去除方法，在实际使用时，本发明通过在一个物理气相沉积腔体内完成前层金属线表面的氧化层去除和后续的沉积工艺制作，不用额外增加一个预清洁蚀刻腔体来蚀刻掉氧化层，减少了芯片金属互联线制作时所需要的腔体数量和维护成本，而且由于不用因去除前层金属线表面的氧化层将芯片在腔体之间周转，增加了芯片产出。
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公开(公告)号：CN115377006A
公开(公告)日：2022-11-22
申请号：CN202211290485.3
申请日：2022-10-21
Applicant: 广东省大湾区集成电路与系统应用研究院
IPC: H01L21/8238
Abstract: 本申请公开了一种三维堆叠半导体器件的制作方法，可应用于半导体器件制造技术领域，该方法中，先提供在衬底层上外延第一叠层材料层和第二叠层材料层的衬底结构；然后蚀刻出有源区结构，并在有源区结构上依次进行淀积、选择性蚀刻和氧化，实现氧化物在水平方向上闭合；接下来去除第一假栅结构，并为去除第一假栅结构的有源区结构构建浅槽隔离；再进行选择性蚀刻，去除部分源区，并淀积第二假栅结构，通过填充形成栅结构；最后根据有源区结构，对源端和漏端进行开孔淀积，形成金属‑半导体化合物；并向源端和漏端开孔内填充接触孔金属，形成金属互连线。由此，通过外延叠层、选择性蚀刻及氧化的方式，减小了半导体器件的互连电阻以及RC延迟。
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公开(公告)号：CN114512396A
公开(公告)日：2022-05-17
申请号：CN202210107875.6
申请日：2022-01-28
Applicant: 广东省大湾区集成电路与系统应用研究院 , 澳芯集成电路技术(广东)有限公司
IPC: H01L21/28 , H01L21/8238
Abstract: 本申请公开了一种金属栅极的制备方法及CMOS器件的制备方法，通过将位于PMOS区域伪栅沟槽以外以及PMOS区域伪栅沟槽内至少槽口处的P型金属功函数层去除掉，使得PMOS区域伪栅沟槽至少槽口处的宽度增大，且PMOS区域伪栅沟槽的顶部高度也减小，从而在很大程度上减小PMOS区域伪栅沟槽的深宽比，主要是减小PMOS区域伪栅沟槽槽口处的深宽比，进而在向PMOS区域的伪栅沟槽内填充金属作为金属栅电极层时，不易在PMOS区域的伪栅沟槽的顶部发生突悬而造成空洞，即改善了向PMOS区域伪栅沟槽内填充金属的填充效果，这将大大增加CMOS器件的可靠性，提高CMOS器件的良品率。
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公开(公告)号：CN114388428A
公开(公告)日：2022-04-22
申请号：CN202210031918.7
申请日：2022-01-12
Applicant: 澳芯集成电路技术(广东)有限公司 , 广东省大湾区集成电路与系统应用研究院
IPC: H01L21/762 , H01L21/3105
Abstract: 本申请实施例公开了一种介电层平坦度优化的方法及装置，该方法用于集成电路器件，集成电路器件的表面分为密集区和空旷区，密集区存在器件凸起，空旷区无器件凸起，该方法包括：对集成电路器件进行成膜处理，生成介电层以及第一研磨层；对第一研磨层进行平坦化处理，获得第一研磨面，处理后的第一研磨面位于介电层以及第一研磨层之间；基于介电层和第一研磨层的刻蚀比例，对第一研磨面进行刻蚀，获得第二研磨面，第二研磨面位于介电层，且研磨面的平坦度大于平坦度阈值。本方案提供的技术可以将介电层全局落差降至最小，不仅满足工艺需求，也大大增加了后续工艺窗口。
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