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公开(公告)号：CN106549045A
公开(公告)日：2017-03-29
申请号：CN201610718061.0
申请日：2016-08-24
Applicant: 富士电机株式会社
IPC: H01L29/739 , H01L21/331
Abstract: 提供抑制半导体装置的特性劣化并具有良好特性的半导体装置。半导体装置的源电极(8)具有由第一Ti膜(21)、第二TiN膜(22)、第二Ti膜导体装置的源电极(8)具有由第一TiN膜(20)、第一Ti膜(21)、第二TiN膜(22)、第二Ti膜(23)、Al-Si膜(24)依次层叠而成的结构。另外，半导体装置的第二保护膜(17)是聚酰胺膜。(23)、Al-Si膜(24)依次层叠而成的结构，或者半
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公开(公告)号：CN112466922A
公开(公告)日：2021-03-09
申请号：CN202010720748.4
申请日：2020-07-24
Applicant: 富士电机株式会社
Inventor： 星保幸
IPC: H01L29/06 , H01L29/423 , H01L27/088
Abstract: 提供能抑制边缘终端区处的破坏的半导体装置(600)，具备有源区(150)；包围有源区的周围的栅极环区(160)；包围栅极环区的周围的源极环区(170)。有源区具有第一导电型的半导体基板；第一导电型的第一半导体层；第二导电型的第二半导体层(6)；第一导电型的第一半导体区(7)；栅极绝缘膜(9)；第一栅电极(10a)；层间绝缘膜(11)；第一个第一电极(12a)；第二电极(13)。源极环区具有半导体基板；第一半导体层；第二半导体层(6)；第三半导体区(3)；第二个第一电极(12b)。在源极环区中，在与第二个第一电极对置的位置的、第三半导体区的底面设置有第一或第二导电型的第二半导体区(30、31)。
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公开(公告)号：CN107408577B
公开(公告)日：2020-09-08
申请号：CN201680012697.1
申请日：2016-08-08
Applicant: 富士电机株式会社
IPC: H01L29/78 , H01L21/336 , H01L23/48 , H01L29/12
Abstract: 半导体装置的将栅极(7)和源极(8)电绝缘的层间绝缘膜(13)具有依次层叠BPSG膜(100)、NSG膜(101)而成的结构。另外，层间绝缘膜(13)具有依次层叠BPSG膜(100)、NSG膜(101)、SiN膜(102)而成的结构，或者依次层叠BPSG膜(100)、SiN膜(102)、NSG膜(101)而成的结构。如此，能够提高通过焊料接合销状电极的半导体装置的可靠性。
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公开(公告)号：CN106133915B
公开(公告)日：2020-04-07
申请号：CN201580016634.9
申请日：2015-08-13
Applicant: 富士电机株式会社
IPC: H01L29/78 , H01L21/28 , H01L21/336 , H01L29/12 , H01L29/417
Abstract: 包括：N型的碳化硅基板(1)；N型碳化硅层(2)，形成在N型碳化硅基板(1)的正面侧；P型区域(3)，选择性地形成在N型碳化硅层(2)的表面层；N型源区域(4)，形成在P型区域(3)内；P型接触区域(5)，形成在P型区域(3)内；栅绝缘膜(6)，形成在从N型源区域(4)经过P型区域(3)而到达N型碳化硅层(2)的区域上；栅电极(7)，形成在栅绝缘膜(6)上；层间绝缘膜(8)，覆盖栅电极(7)；以及第一源电极(9)，以电连接到P型接触区域(5)和N型源区域(4)的表面的方式形成，覆盖栅电极(7)的层间绝缘膜(8)的端部具有规定角度的倾斜。通过这样的设置，可以改善形成于正面侧的金属电极的覆盖性，可以抑制特性变动并提高可靠性。
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Patent Agency Ranking
公开(公告)号：CN110383489A
公开(公告)日：2019-10-25
申请号：CN201880014453.6
申请日：2018-08-03
Applicant: 富士电机株式会社
IPC: H01L29/78 , H01L21/3205 , H01L21/60 , H01L21/768 , H01L23/522 , H01L29/12
Abstract: 碳化硅半导体装置具备：设置于第1导电型的半导体基板(1)的正面的第1导电型的第1半导体层(2)、第2导电型的第2半导体层(3)、第1导电型的第1半导体区(7)、隔着栅极绝缘膜(9)设置的条纹形状的栅极(10)。另外，还具备设置于第2半导体层(3)和第1半导体区(7)的表面的第1电极(13)、选择性地设置于第1电极(13)上的镀膜(16)和将提取外部信号的针状电极(19)粘着于镀膜(16)上的焊料(17)。栅极(10)在与设置有焊料(17)和镀膜(16)的第1电极(13)对置的区域中具有沿着与条纹形状相交的方向延伸的凸部分，栅极(10)彼此连接。
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公开(公告)号：CN109390384A
公开(公告)日：2019-02-26
申请号：CN201810709043.5
申请日：2018-07-02
Applicant: 富士电机株式会社
IPC: H01L29/06 , H01L29/78 , H01L21/336
Abstract: 本发明提供一种通过抑制在切断面的内部方向上产生变形，从而即使长时间使用，可靠性也不降低的碳化硅半导体装置以及碳化硅半导体装置的制造方法。本发明的碳化硅半导体装置具备：有源区(211)，其设置于第一导电型的半导体基板(1)，并且有源区中有主电流流通；终端区域(210)，其配置于有源区(211)的外侧，且形成有耐压结构；以及损伤区(22)，其配置于终端区域(210)的外侧，且与单片化时形成的切断面接触，且结晶性受到损伤。
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公开(公告)号：CN104321875B
公开(公告)日：2017-05-24
申请号：CN201380018020.5
申请日：2013-03-14
Applicant: 富士电机株式会社
IPC: H01L29/78 , H01L21/28 , H01L21/336 , H01L29/12 , H01L29/47 , H01L29/872
Abstract: 纵型高耐压半导体装置具有：第1导电型的半导体基板(1)；形成在半导体基板(1)上且浓度比半导体基板(1)低的第1导电型半导体层(2)；选择性地形成于第1导电型半导体层(2)的表面且高浓度的第2导电型半导体层(3)；在第1导电型半导体层(2)及第2导电型半导体层(3)上形成的第2导电型且低浓度的基底层(4)；和选择性地形成于该基底层(4)的表面层的第1导电型源极区域(7)。在元件周边部，删除第2导电型半导体层(3)的一部分之后，在浓度比半导体基板(1)低的第1导电型半导体层(2)的表面上形成多个低浓度的第2导电型层(11、12)，以作为最内周的该第2导电型层(11)不与第2导电型半导体层(3)及基底层(4)接触的方式进行了配置。由此，与半导体基板的结晶面方位无关地保持了足够的元件耐压特性，且能够以低导通电阻改善击穿耐量。
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公开(公告)号：CN105874604A
公开(公告)日：2016-08-17
申请号：CN201580003622.2
申请日：2015-07-15
Applicant: 富士电机株式会社
IPC: H01L29/78 , H01L21/336 , H01L29/06 , H01L29/12 , H01L29/872
CPC classification number: H01L29/7811 , H01L21/761 , H01L29/045 , H01L29/0615 , H01L29/0623 , H01L29/0638 , H01L29/1608 , H01L29/66068 , H01L29/8611
Abstract: 半导体装置具备：选择性地设置在n型碳化硅外延层(2)的相对于n+型碳化硅基板(1)侧的相反一侧的表面层的p+型区(3)；由在n型碳化硅外延层(2)上形成金属?半导体接合的源电极(13)和p+型区(3)构成的元件结构；包围所述元件结构的周边部的p?型区(5a)和p??型区(5b)；隔着n型碳化硅外延层(2)包围该周边部的n+型沟道截断区(17)的结构。n+型沟道截断区(17)具有杂质浓度高的第二个n+型沟道截断区(17b)和内部包括第二个n+型沟道截断区(17b)，且杂质浓度比第二个n+型沟道截断区(17b)低的第一个n+型沟道截断区(17a)。通过采用这样的结构能够实现高耐压和电流的低泄漏。
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公开(公告)号：CN104321875A
公开(公告)日：2015-01-28
申请号：CN201380018020.5
申请日：2013-03-14
Applicant: 富士电机株式会社
IPC: H01L29/78 , H01L21/28 , H01L21/336 , H01L29/12 , H01L29/47 , H01L29/872
Abstract: 纵型高耐压半导体装置具有：第1导电型的半导体基板(1)；形成在半导体基板(1)上且浓度比半导体基板(1)低的第1导电型半导体层(2)；选择性地形成于第1导电型半导体层(2)的表面且高浓度的第2导电型半导体层(3)；在第1导电型半导体层(2)及第2导电型半导体层(3)上形成的第2导电型且低浓度的基底层(4)；和选择性地形成于该基底层(4)的表面层的第1导电型源极区域(7)。在元件周边部，删除第2导电型半导体层(3)的一部分之后，在浓度比半导体基板(1)低的第1导电型半导体层(2)的表面上形成多个低浓度的第2导电型层(11、12)，以作为最内周的该第2导电型层(11)不与第2导电型半导体层(3)及基底层(4)接触的方式进行了配置。由此，与半导体基板的结晶面方位无关地保持了足够的元件耐压特性，且能够以低导通电阻改善击穿耐量。
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