公开(公告)号：CN106549045B

公开(公告)日：2021-01-08

申请号：CN201610718061.0

申请日：2016-08-24

Applicant: 富士电机株式会社

Inventor： 星保幸 ,  原田祐一 ,  椎木崇

IPC: H01L29/739 ,  H01L21/331

Abstract: 提供抑制半导体装置的特性劣化并具有良好特性的半导体装置。半导体装置的源电极(8)具有由第一Ti膜(21)、第二TiN膜(22)、第二Ti膜(23)、Al‑Si膜(24)依次层叠而成的结构，或者半导体装置的源电极(8)具有由第一TiN膜(20)、第一Ti膜(21)、第二TiN膜(22)、第二Ti膜(23)、Al‑Si膜(24)依次层叠而成的结构。另外，半导体装置的第二保护膜(17)是聚酰胺膜。

公开(公告)号：CN107408575B

公开(公告)日：2020-09-08

申请号：CN201680011837.3

申请日：2016-08-08

Applicant: 富士电机株式会社

Inventor： 星保幸 ,  原田祐一 ,  椎木崇

IPC: H01L29/78 ,  H01L21/336 ,  H01L23/48 ,  H01L29/12

Abstract: 半导体装置具备：源电极(8)、设置在源电极(8)上的保护膜(15)、设置在源电极(8)上的未设置有保护膜(15)的部分的镀覆膜(16)，在镀覆膜(16)与保护膜(15)与源电极(8)相互接触的三重点部分的正下方未设置有沟道。此外，半导体装置在镀覆膜(16)与保护膜(15)与源电极(8)相互接触的三重点部分的正下方未设置有第二个第一导电型区(4)。由此，能够提高利用焊料接合销状电极的半导体装置的可靠性。

公开(公告)号：CN105849877B

公开(公告)日：2019-06-25

申请号：CN201580003426.5

申请日：2015-07-15

Applicant: 富士电机株式会社

Inventor： 木下明将 ,  星保幸 ,  原田祐一 ,  酒井善行 ,  岩谷将伸 ,  吕民雅

IPC: H01L21/336 ,  H01L21/28 ,  H01L29/12 ,  H01L29/417 ,  H01L29/423 ,  H01L29/49 ,  H01L29/78

CPC classification number: H01L29/7811 ,  H01L29/045 ,  H01L29/0615 ,  H01L29/0661 ,  H01L29/0878 ,  H01L29/1095 ,  H01L29/1608 ,  H01L29/408 ,  H01L29/41741 ,  H01L29/41775 ,  H01L29/66068 ,  H01L29/7815

Abstract: 半导体装置(100)在由碳化硅构成的n型的半导体基板(1)上具有n型的半导体层(2)、p型的基区(4)、n型的源区(6)、p型的接触区(7)、栅绝缘膜(9)、栅电极(10)和源电极(13)。半导体装置(100)在半导体基板(1)的背面具有漏电极(12)。在栅电极(10)的表面上设有层间绝缘膜(11)。层间绝缘膜(11)具有多层，该多层中的至少一层是由氮化硅膜(11b)构成。通过这样设置能够抑制半导体装置的特性的劣化。另外，能够抑制制造时的工序数量的增加。

公开(公告)号：CN104303307B

公开(公告)日：2019-01-29

申请号：CN201380021928.1

申请日：2013-03-18

Applicant: 富士电机株式会社

Inventor： 岩室宪幸 ,  星保幸 ,  原田祐一 ,  原田信介

IPC: H01L29/06 ,  H01L21/336 ,  H01L29/12 ,  H01L29/78

Abstract: 在活性区(100a)中，在n+半导体基板(1)上的n‑漂移层(2)的表面层，选择性地设置p+区(3)。在n‑漂移层(2)以及p+区(3)的表面设置p基极层(4)，在p基极层(4)设置MOS构造。在活性区(100a)的其他部分，在p+区(3)上设置与源极电极(10)相接的p+区(33)。在耐压构造区(100b)，按照包围活性区(100a)的方式，至少由p‑区(21)构成的JTE构造(13)设为与p+区(3)以及p基极层(4)远离。在活性区(100a)和耐压构造区(100b)的边界附近的、未形成MOS构造的部分，p‑区(21)与p+区(33)相接。由此，能够提供具有稳定地表现出高耐压特性的元件构造、且导通电阻低的半导体装置。

公开(公告)号：CN105849877A

公开(公告)日：2016-08-10

申请号：CN201580003426.5

申请日：2015-07-15

Applicant: 富士电机株式会社

Inventor： 木下明将 ,  星保幸 ,  原田祐一 ,  酒井善行 ,  岩谷将伸 ,  吕民雅

IPC: H01L21/336 ,  H01L21/28 ,  H01L29/12 ,  H01L29/417 ,  H01L29/423 ,  H01L29/49 ,  H01L29/78

CPC classification number: H01L29/7811 ,  H01L29/045 ,  H01L29/0615 ,  H01L29/0661 ,  H01L29/0878 ,  H01L29/1095 ,  H01L29/1608 ,  H01L29/408 ,  H01L29/41741 ,  H01L29/41775 ,  H01L29/66068 ,  H01L29/7815

Abstract: 半导体装置(100)在由碳化硅构成的n型的半导体基板(1)上具有n型的半导体层(2)、p型的基区(4)、n型的源区(6)、p型的接触区(7)、栅绝缘膜(9)、栅电极(10)和源电极(13)。半导体装置(100)在半导体基板(1)的背面具有漏电极(12)。在栅电极(10)的表面上设有层间绝缘膜(11)。层间绝缘膜(11)具有多层，该多层中的至少一层是由氮化硅膜(11b)构成。通过这样设置能够抑制半导体装置的特性的劣化。另外，能够抑制制造时的工序数量的增加。

公开(公告)号：CN111052393B

公开(公告)日：2023-11-14

申请号：CN201980003778.9

申请日：2019-01-25

Applicant: 富士电机株式会社

Inventor： 原田祐一 ,  高桥美咲 ,  横山浩大

IPC: H01L29/78 ,  H01L21/322 ,  H01L21/336 ,  H01L21/8234 ,  H01L27/06 ,  H01L27/088 ,  H01L29/06 ,  H01L29/739 ,  H01L29/861 ,  H01L29/868

Abstract: 在RC‑IGBT中，期望防止FWD区域中的耐破坏量降低。提供一种半导体装置，具有：第1导电型的阳极区，其在二极管区设置于半导体基板中；第2导电型的漂移区，其至少设置于二极管区，在半导体基板中位于比阳极区靠近下方的位置；第2导电型的蓄积区，其至少设置于二极管区，在半导体基板的深度方向上位于阳极区与漂移区之间；以及绝缘膜，其具有沿第1方向延伸的多个接触部，且设置于半导体基板的上表面上，多个接触部包含设置于二极管区的第1接触部，第1接触部在第1接触部的在第1方向上的端部具有与蓄积区在深度方向上不重叠的第1非重叠区。

公开(公告)号：CN114503280A

公开(公告)日：2022-05-13

申请号：CN202180005621.7

申请日：2021-03-08

Applicant: 富士电机株式会社

Inventor： 原田祐一 ,  野口晴司 ,  小宫山典宏 ,  伊仓巧裕 ,  樱井洋辅

IPC: H01L29/739 ,  H01L29/417 ,  H01L21/331

Abstract: 提供一种半导体装置，其具备：第一导电型的漂移区，其设置于半导体基板；第二导电型的基区，其设置于漂移区的上方；第一导电型的发射区，其设置于基区的上方；多个沟槽部，其在半导体基板的正面侧沿预先确定的排列方向排列；沟槽接触部，其在多个沟槽部中的相邻的两个沟槽部之间，设置于半导体基板的正面侧；以及第二导电型的接触层，其设置于沟槽接触部的下方，且掺杂浓度比基区的掺杂浓度高，沟槽接触部的下端比发射区的下端深，在沟槽接触部的侧壁，发射区与接触层接触。

公开(公告)号：CN106601710B

公开(公告)日：2021-01-29

申请号：CN201610792048.X

申请日：2016-08-31

Applicant: 富士电机株式会社

Inventor： 椎木崇 ,  山田昭治 ,  原田祐一 ,  星保幸

IPC: H01L23/488 ,  H01L21/48

Abstract: 提供在高温条件下也有高可靠性的半导体装置及其制造方法。在与主半导体元件(10)同一碳化硅基体(100)配置过电压保护部、电流感测部和温度感测部等保护控制电路。主半导体元件(10)的栅极焊盘(19)、构成保护控制电路的多个半导体元件的各电极焊盘(32、48、54、55)在活性区域(101)中央部以直线状配置1列。主半导体元件(10)的源极焊盘(12)以夹着源极焊盘(12)以外的电极焊盘(19、32、48、54、55)的方式配置多个。主半导体元件(10)的源极焊盘(12)和栅极焊盘(19)、构成保护控制电路的多个半导体元件的各电极焊盘(32，48，54，55)隔着全部镀膜和焊接膜配置端子销。

公开(公告)号：CN107408577A

公开(公告)日：2017-11-28

申请号：CN201680012697.1

申请日：2016-08-08

Applicant: 富士电机株式会社

Inventor： 星保幸 ,  原田祐一 ,  椎木崇

IPC: H01L29/78 ,  H01L21/336 ,  H01L23/48 ,  H01L29/12

Abstract: 半导体装置的将栅极(7)和源极(8)电绝缘的层间绝缘膜(13)具有依次层叠BPSG膜(100)、NSG膜(101)而成的结构。另外，层间绝缘膜(13)具有依次层叠BPSG膜(100)、NSG膜(101)、SiN膜(102)而成的结构，或者依次层叠BPSG膜(100)、SiN膜(102)、NSG膜(101)而成的结构。如此，能够提高通过焊料接合销状电极的半导体装置的可靠性。

公开(公告)号：CN107408575A

公开(公告)日：2017-11-28

申请号：CN201680011837.3

申请日：2016-08-08

Applicant: 富士电机株式会社

Inventor： 星保幸 ,  原田祐一 ,  椎木崇

IPC: H01L29/78 ,  H01L21/336 ,  H01L23/48 ,  H01L29/12

Abstract: 半导体装置具备：源电极(8)、设置在源电极(8)上的保护膜(15)、设置在源电极(8)上的未设置有保护膜(15)的部分的镀覆膜(16)，在镀覆膜(16)与保护膜(15)与源电极(8)相互接触的三重点部分的正下方未设置有沟道。此外，半导体装置在镀覆膜(16)与保护膜(15)与源电极(8)相互接触的三重点部分的正下方未设置有第二个第一导电型区(4)。由此，能够提高利用焊料接合销状电极的半导体装置的可靠性。