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公开(公告)号：CN119311635B
公开(公告)日：2025-03-18
申请号：CN202411864014.8
申请日：2024-12-18
Applicant: 安徽大学
IPC: G06F15/78
Abstract: 本发明涉及集成电路设计技术领域，更具体的，涉及一种10T1C‑SRAM存内计算单元及存算电路。本发明在经典的6T‑SRAM的基础上增设了4个NMOS晶体管N4~N7和1个电容C，设计出一种新的10T1C‑SRAM存内计算单元，其继承了6T‑SRAM的数据存储及读写功能，又可以利用N4、N5、N6、N7和C构成计算部来实现存内AND计算和存内XNOR计算。本发明还基于新设计的10T1C‑SRAM存内计算单元，构建出存内计算电路，还可以进行存内1b‑AND MAC计算和存内BNN计算，功能性强、灵活性大。
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公开(公告)号：CN119446218A
公开(公告)日：2025-02-14
申请号：CN202510019409.6
申请日：2025-01-07
Applicant: 安徽大学
IPC: G11C11/4097
Abstract: 本申请涉及一种自启动位单元SRAM写辅助的电路结构、存储阵列和SRAM，其中，该电路结构包括：第一反相器和第二反相器，所述第一反相器的输入端与所述第一位线连接，所述第二反相器的输入端与所述第二位线连接；第一NMOS管和第二NMOS管，所述第一NMOS管的栅极与所述第一反相器的输出端连接，所述第一NMOS管的漏极与所述第一位线连接，所述第一NMOS管的源极接地，所述第二NMOS管的栅极与所述第二反相器的输出端连接，所述第二NMOS管的漏极与所述第二位线连接，所述第二NMOS管的源极接地。解决了目前存储阵列外围的写辅助电路会增加SRAM的电路布局难度以及大幅增加电路面积占用的问题。
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公开(公告)号：CN119382707A
公开(公告)日：2025-01-28
申请号：CN202411958365.5
申请日：2024-12-30
Applicant: 安徽大学
Abstract: 本发明涉及模拟数字转换电路设计技术领域，具体涉及一种输入稀疏性自适应ADC电路及模块。本发明公开了一种输入稀疏性自适应ADC电路，包括：稀疏性检测电路部、稀疏性控制电路部、时序产生电路部、SAR‑ADC主电路部。本发明增加了对输入阵列的稀疏性检测，并能够检测出的阵列输入稀疏度，自适应地减少比较周期、缩短量化时间，从而实现在精度不变的情况下减小功耗浪费、提高量化效率。本发明解决了现有ADC处理阵列输入时存在冗余比较过程的问题。
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公开(公告)号：CN119316742A
公开(公告)日：2025-01-14
申请号：CN202411485732.4
申请日：2024-10-23
Applicant: 安徽大学
IPC: H04N25/772 , H04N25/78
Abstract: 本发明涉及CMOS图像传感器设计技术领域，具体涉及用于CIS的两步式差分全并行ADC电路、模块。本发明提供了用于CIS的两步式差分全并行ADC电路，包括：粗量化发生部、细量化发生部、比较器部、存储电容部、量化开关部、逻辑控制部、信号处理部、计数器部、加法器部。本发明采用两步式列级差分全并行处理，将11bit量化过程分解成并行的5bit粗量化和6bit细量化，能够有效缩短整体的量化时间，提高ADC的数据量化速率。本发明解决了传统SS ADC量化时间长、转换速度低从而限制CMOS图像传感器帧频的问题。
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公开(公告)号：CN119299881A
公开(公告)日：2025-01-10
申请号：CN202411814242.4
申请日：2024-12-11
Applicant: 安徽大学
IPC: H04N25/78 , H04N25/616 , H04N25/709 , H04N25/571
Abstract: 本发明属于集成电路领域，具体涉及一种全局同步及局部异步的单斜ADC及CMOS图像传感器。其包括：时序控制电路、动态斜坡发生器、行判断模块、列读出电路和列判断模块。时序控制电路用于使得各像素单元在量化过程中的总转换时间保持一致。行判断模块用于确定自适应斜坡的摆幅范围；列读出电路结合各个阶段的量化结果生成最终的像素值；列判断模块用于在像素多采样量化阶段根据各个像素单元的全量程量化结果生成控制动态斜坡发生器和列读出电路的使能信号，必要时将电路关闭，以降低整体电路的功耗。本发明解决了现有的单斜ADC采用自适应相关多采样机制的情况下仍然存在的整体帧率差异较大的问题。
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Patent Agency Ranking
公开(公告)号：CN119070815A
公开(公告)日：2024-12-03
申请号：CN202411112052.8
申请日：2024-08-14
Applicant: 安徽大学
IPC: H03M1/00 , H03M1/08 , H03M1/36 , H04N25/772
Abstract: 本发明涉及CMOS图像传感器设计技术领域，具体涉及应用于CIS的Flash‑SS两步式ADC电路、模块。本发明公开了Flash‑SS ADC，包括：比较器部、码值转换部、电压抬升部、数字校准部。本发明一方面基于2bit Flash ADC进行2bit粗量化来提高转换速度，采用共享部分电路的方式减少面积与功耗；另一方面，基于9bit SS ADC进行9bit细量化，运用斜坡发生器产生差分斜坡，与比较器部的两个比较器进行时分复用，在不额外增加面积的前提下进一步缩短了一半的细量化时间。本发明解决了现有SS ADC应用在CMOS图像传感器中量化速度偏慢的问题。
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公开(公告)号：CN119853446A
公开(公告)日：2025-04-18
申请号：CN202510061599.8
申请日：2025-01-15
Applicant: 安徽大学
IPC: H02M3/07
Abstract: 本发明涉及图像传感器设计技术领域，具体涉及应用于CIS的交叉耦合电荷泵电路、模块及CIS模块。本发明的电路包括：电荷泵部、防泄露漏开关部、补偿电路部。电荷泵部采用交叉耦合设计，且在上升压路径设置了1个辅助开关管MN7、下升压路径设置了1个辅助开关管MN8；一方面，通过防泄露漏开关部来对MN7、MN8进行控制，不仅保证了电荷泵部正常升压，也通过在电荷恢复阶段使MN7～MN8保持断开，避免出现反向回流、以减小输出纹波；另一方面，通过补偿电路部来在不同阶段给电荷泵部提供不同的补偿信号VF，不仅保证了电荷泵部正常升压，而且在电荷恢复阶段通过向电荷泵部施加大于VDD的VF完成电压补偿来提高瞬态响应。
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公开(公告)号：CN119446218B
公开(公告)日：2025-03-28
申请号：CN202510019409.6
申请日：2025-01-07
Applicant: 安徽大学
IPC: G11C11/4097
Abstract: 本申请涉及一种自启动位单元SRAM写辅助的电路结构、存储阵列和SRAM，其中，该电路结构包括：第一反相器和第二反相器，所述第一反相器的输入端与所述第一位线连接，所述第二反相器的输入端与所述第二位线连接；第一NMOS管和第二NMOS管，所述第一NMOS管的栅极与所述第一反相器的输出端连接，所述第一NMOS管的漏极与所述第一位线连接，所述第一NMOS管的源极接地，所述第二NMOS管的栅极与所述第二反相器的输出端连接，所述第二NMOS管的漏极与所述第二位线连接，所述第二NMOS管的源极接地。解决了目前存储阵列外围的写辅助电路会增加SRAM的电路布局难度以及大幅增加电路面积占用的问题。
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公开(公告)号：CN119356640B
公开(公告)日：2025-03-04
申请号：CN202411918331.3
申请日：2024-12-25
Applicant: 安徽大学
Abstract: 本发明属于集成电路领域，具体涉及一种随机计算的CIM电路及适于机器学习训练的MAC运算电路，该电路包括：存算阵列、随机量化电路、以及外围电路。其中，存算阵列采用具有数据存储和逻辑运算功能的SRAM阵列。随机量化电路包括随机电压生成器、孪生比较器阵列、随机累加电路和转码电路。随机电压生成器生成随机电压，孪生比较器阵列利用随机电压生成SRAM阵列输出的运算结果的随机比特流，随机累加电路根据各个随机比特流在随机域内实现乘积结果的累加；转码电路将最终结果的随机比特流转码为对应的数值。本发明还引入转置设计来实现更高效的全并行操作。本发明解决了现有各类采用全加器的CIM电路存在的面积效率较低和功耗较高的问题。
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公开(公告)号：CN119415475A
公开(公告)日：2025-02-11
申请号：CN202510026330.6
申请日：2025-01-08
Applicant: 安徽大学
IPC: G06F15/78 , G06F7/544 , G11C11/412 , G11C11/418 , G11C11/419
Abstract: 本申请涉及一种SRAM的存内乘法运算电路和模块、SRAM和电子设备，其中，该存内乘法运算电路包括存储部分和加权部分，存储部分包括八个存储单元，每个存储单元具有模拟量输入端和模拟量输出端且用于存储单比特权重，每个存储单元在自身存储的单比特权重为1时导通模拟量输入端和模拟量输出端以及在自身存储的单比特权重为0时断开模拟量输入端和模拟量输出端；加权部分包括第一电容、第二电容、第三电容、第四电容、第五电容、第六电容、第七电容、第八电容、第九电容、第十电容和第十一电容。所采用电容的数量和总容值均更少，降低了电路面积开销，解决了目前基于电荷域的SRAM的存内乘法运算电路的面积开销较大的问题。
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